基于FPGA的中高頻感應電爐控制電路設計方案

　　1 引 言

　　中高頻感應爐是利用電磁感應原理加熱和溶化金屬的，這種方式是一種較理想的加熱工藝，已經廣泛應用于金屬熔煉、焊接、表面淬火等加工和熱處理過程。中高頻電爐的負載是由感應圈和被加熱的金屬工件組成，為了降低無功功率，需要用串聯或并聯電容的方式來補償無功功率，使整個電路中形成中高頻的LC振蕩。維持這樣較恒定的頻率振蕩，金屬內部將形成渦流而發熱，從而達到加熱和熔化金屬的目的。傳統的控制電路主要采用分離元件的模數混合電路，控制精度低，容易產生噪聲問題。

　　本文將提出一種基于FPGA片上可編程技術實現數字化控制方案，代替傳統的數模混合電路，從而可提高其控制的可靠性，穩定性，同時也可以提高系統集成度并降低噪聲干擾。設計主要采用VerilogHDL硬件描述語言實現模塊化的設計，構成片上可編程系統，用QuartusⅡ7.0軟件模擬仿真，并進行了模塊實際驗證。

　　2 中頻感應電爐的控制電路工作原理

　　中高頻感應電爐控制電路主要由以下幾個部分組成：三相電源整流控制電路，逆變控制電路及工作頻率的跟蹤鎖定控制電路，如圖1所示。

　　3設計方案的提出

　　傳統的中高頻電爐采用分散式模塊設計，而大量采用分離原件，如556，計數器來實現整流脈沖的控制，CD4046來實現頻率跟蹤，保護電路則主要使用大量集成運算放大器LM324。這種設計造成整個控制電路繁瑣，難于調整，易出現問題。本文提出基于Altera FPGA技術，控制電路實現數字化的片上系統。從原理上來看，控制電路的核心主要是整流脈沖輸出和逆變頻率的跟蹤，如果在FPGA上實現，必須解決這兩個模塊的設計。首先，整流脈沖輸出是個時序問題，通過硬件描述語言可以實現。其次，逆變頻率的跟蹤可以利用全數字鎖相環來實現。最后，這些設計模塊可以集成到一片FPGA上。從原理上講，我們提出的方案是可性的。

　　4 三相橋式全控整流原理及模塊設計

　　4.1 三相橋式全控整流原理

　　三相橋式全控整流電路如圖2所示，6只整流元件全部采用可控硅(共陽極組的元件在各自的電源電壓為正半周期時導通，而共陰極組的元件則在其電源電壓負半周期時導通)。所有可控硅元件均靠觸發換流，且控制角α相同。6只可控硅的導通條件是相同的，即都必須在其陽極承受正向電壓期間在控制極上加觸發脈沖。為使全控橋能正常工作，形成電流通路，必須使共陽極組和共陰極組的元件在任一瞬間各有1只處于導通狀態(在換流期間則有3只元件導通，其中2只處于換流狀態)。觸發脈沖必須適應三相橋式全控整流電路的要求，當選擇采用雙脈沖觸發時，即觸發脈沖信號源同時發出兩個脈沖，如果一個觸發脈沖加至共陰極組的一個元件，則另一觸發脈沖加至共陽極組中的前一個元件。因此，用雙窄脈沖觸發，在一個周期中對每一只可控硅觸發兩次，兩次脈沖中間的間隔為60°。共陽極可控硅依次導通，他們的觸發脈沖間隔依次有120°的相位差；同理，共陰極可控硅的觸發脈沖也依次相差120°。相位移相觸發就是通過改變晶閘管每周期導通的起始點即觸發延遲角α的大小，達到改變輸出電壓、功率的目的。通過改變控制角α的大小，可以改變整流橋輸出直流平均電壓的大小。數字移相觸發是把算出的控制角α折算成對應的延時t=aT／360(T為晶閘管交流電源周期)，t乘計數時鐘頻率則得計數脈沖數。

　　4.2 FPGA軟件編程實現可控硅雙脈沖

　　計數脈沖頻率為FPGA芯片的全局時鐘頻率。三相電壓信號通過光電耦合器變換成為A，B，C，均為50 Hz占空比50％的方波信號，所產生的雙觸發脈沖的寬度可通過程序中定義的變量j來進行調整。程序主要設計將實現兩個功能：對計數脈沖數據ys的鎖存和計數產生觸發脈沖。更新ys就可以達到相位移動。電壓A，B，C之間相位相差120°，對每相電壓均設有兩個計數器，分別對其正相和負相進行計數，共6個計數器count1，count2，count3，count4，count5，count6。在A為高電平時count1開始計數，當i

　　4.3 部分VerilogHDL程序代碼

　　計數器模塊設計代碼如下：

　　4.4仿真的結果

　　計數脈沖數i變化時，α角也有相應的變化。所得6路觸發脈沖s1，s2，s3，s4，s5，s6保證同時觸發全控整流橋中相鄰的兩個可控硅，其中一個在共陽極組中，一個在共陰極組中。仿真結果如圖4所示。

　　5頻率跟蹤及逆變脈沖原理及模塊設計

　　通常感應加熱電源利用鎖相環電路控制逆變器，一方面利用鎖相環電路實現逆變器的輸出電壓自動跟蹤負載的電流信號，使逆變器工作在準諧振狀態或諧振狀態，保證整個加熱過程中負載呈現一定的性質或負載在高功率因數下運行，功率開關器件損耗也就減小了，另一方面保證電源在工件熱狀態下能輸出額定功率，而工件為冷態時又不會過載，即提高了電源的負載適應性。由此可見鎖相環電路在感應加熱電源中有著很重要的作用。

　　5.1數字鎖相環的工作原理

　　數字鎖相環路(DPLL)的基本結構如圖5所示。主要由鑒相器DPD、數字環路濾波器DLF、脈沖加減電路(數控振蕩器DCO)和分頻器(可控變模N)四部分構成。脈沖加減電路的時鐘分別為2Nfc，fc為環路中心頻率。DPLL是一種相位反饋控制系統，他根據輸入信號fin與輸出信號，fout之間的相位誤差(超前還是滯后)，誤差信號在數字環路濾波器DLF中進行平滑濾波，并生成控制DCO動作的控制信號DCS，DCO根據控制信號給出的指令，調節內部高速振蕩器的振蕩頻率，通過連續不斷的反饋調節，使其輸出fout的頻率跟蹤輸入數據fin的頻率。

　　由于FPGA芯片內集成的鎖相環大部分都是應用在通信領域，所以鎖相頻率非常高，并不適合感應加熱電源的需要。根據數字鎖相環原理用硬件描述語言設計鎖相環。考慮到中頻電爐隨著負載的變化，工作頻率也在不斷的變化，就要求鎖相環的鎖頻范圍比較寬泛。如圖5所示鎖相環輸出頻率為fout=Fd／N，要想改變鎖相環輸出的頻率大小，就要改變N分頻器取值，使N分頻器能夠跟隨負載進行動態的調整，就可以實現鎖相范圍的最大化。具體說來，由圖5可以看出頻率，fout與fc是對應的關系。假設取2Nfc為系統時鐘，則fout的頻率等價于系統時鐘的1／N，考慮到數控振蕩器相當于二分頻，而設計的分頻器本身也是個二分頻，若取N為fin的高電平在系統時鐘下的計數值的一半，那么從頻率上看fout與fin的頻率相等。隨后通過環路濾波器的增減脈沖，送給數控振蕩器，就可以實現相位的不斷地調整，最終達到鎖相的目的。

　　5.2程序模塊代碼設計

　　計數器模塊設計代碼如下：

　　5.3試驗仿真結果分析

　　整個系統進行完軟硬件調試之后就可以對該鎖相環進行測試和驗證，使用QuartusⅡ軟件中集成的仿真器進行測試，測試后的波形圖如圖6所示。

                    

      其中1 MHz是整個系統的時鐘信號，提供系統時鐘。Fin是鎖相環的輸入信號，Fout就是鎖相環的輸出信號。可以看到，在經過一段時鐘周期之后，輸出信號就逐漸鎖定了。

　　經過實際檢驗，該鎖相環的鎖相范圍的頻率可以達到從1～100 kHz，這樣就能夠應用于中頻感應加熱電路，從而解決了中低頻信號不能夠使用片內數字鎖相環，以及重新設計數字鎖相環這類繁瑣的工作。

　　6結 語

　　軟件設計方面采用Altera公司推出的綜合開發平臺QuartusⅡ7.0。他集成了Altera的FPGA／CPLD開發流程中所涉及的所有工具和第三方軟件接口。通過使用此綜合開發工具，設計者可以創建、組織和管理自己的設計。在具體的設計方面采用了自頂向下，模塊化的設計方法，這符合人們先整體后局部的思維習慣，并方便進行局部模塊的修改，而不會影響其他的模塊，利用率高。本設計簡單易用，為中頻感應加熱電爐控制提供了一種可行的片上集成方案。系統模塊可以根據實際需要進行改動，可修改性強，易于系統控制電路的升級。本論文未涉及到系統保護電路的需求，可以通過改動或增加系統模塊來實現。