采用雙采樣技術的高性能采樣保持電路

　　1 引 言

　　隨著技術的發(fā)展，高速度高精度已成為流水線A/D轉換器的設計目標，而采樣/保持電路作為流水線結構A/D轉換器的核心部分，他的性能決定了整個A/D轉換器的性能。因此，設計一個高速高精度的采樣保持電路就顯得尤為重要。采樣保持電路的精度要求一般受限于運放的有限增益和開關電路引起的誤差。一方面，運放并非理想運放，他存在著增益誤差;另一方面由于采樣保持電路是一種開關電容電路的運用，他本身存在的開關電荷注入效應[1]和時鐘潰通，以及開關導通電阻的非線性[2]，都會影響采樣保持電路的精度。對于電荷注入效應和時鐘潰通，一般可以采用底極板采樣技術[3]，利用開關的導通時序，使電荷注入與輸入信號無關，再通過全差分結構來消除。本文采用柵壓自舉電路，在減小電荷注入效應和時鐘潰通的同時消除了開關導通電阻的非線性，減小了信號失真，提高了電路精度。而對于采樣保持電路的速度，一般都要求設計具有高速的運算放大器，但是當運放的設計達到一定瓶頸時，就需對采樣保持電路做進一步的改進。本文采用了雙采樣的電路結構，即在同一個時鐘周期內進行兩次采樣保持的建立，從而使采樣頻率在同等性能運算放大器的條件成倍增加，減小了對運算放大器的要求。

　　2 雙采樣的采樣保持電路結構

　　CMOS采樣保持電路通常有電荷轉換結構和電容翻轉結構。電荷轉換結構電路包含兩個電容，一個為采樣電容Cs，一個為保持電容Cf。在采樣相時鐘下，采樣電容上的電壓跟隨輸入信號變化，在采樣相結束，即采樣時刻到來時，采樣到的信號以電荷形式儲存于采樣電容Cs兩端;在保持相下，Cs儲存的電荷轉移到Cf上，令Cf與Cs相等，則穩(wěn)定時候運放輸出電壓即采集到電壓;另一種結構即如圖1所示的電容翻轉采樣保持結構，在采樣時刻，電容C采集輸入信號量，在保持時刻電容C與輸出相接，輸出電壓為采樣時刻電壓，從而實現采樣保持。

　　這兩種結構比較，電荷轉換結構有較大的共模輸入范圍，但是在功耗與噪聲方面，在同樣采樣頻率下，電容翻轉結構的功耗是電荷轉換結構的一半，且電荷轉換結構的噪聲是電容翻轉結構采樣保持的2倍。因此這里選擇了電容翻轉結構。

　　但是，這種采樣保持結構在采樣周期時，保持電路空閑，在保持周期時，采樣電路空閑，一個時鐘周期內電路只能對信號進行一次采集。若在此基礎上增加一個采樣電容，如圖2所示，兩個采樣電容交替工作。在電容Cs1采樣周期，輸出端保持電容Cs2的采樣信號;同樣，在輸出端保持電容Cs1的采樣信號時，電容Cs2進行采樣。兩個電容輪流工作，使在一個時鐘周期內，電路實現兩次采樣保持的建立過程。因此，在同樣性能的運放條件下，采樣頻率提高到了原來的2倍[4]。

　　兩相時鐘進行采樣時，由于采樣間隔不均勻，采樣將會有一個間隔誤差，設采樣間隔誤差為△T，則兩個采樣相的序列分別為：

　　總輸出頻譜為：

　　由于采樣間隔誤差的存在，使采樣信號將在n