用現場可編程門陣列實現的頻率計

　　1 引言

　　數字頻率計是通信設備、音、視頻等科研生產領域不可缺少的測量儀器。采用Verilog HDL編程設計實現的數字頻率計，除被測信號的整形部分、鍵輸入部分和數碼顯示部分外，其余全部在一片FPGA芯片上實現。整個系統非常精簡，且具有靈活的現場可更改性。

　　相比傳統的電路系統設計方法，EDA技術采用VHDL語言描述電路系統，包括電路的結構、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統硬件功能的能力，支持自頂向下的設計特點。設計者可不必了解硬件結構。從系統設計入手，在頂層進行系統方框圖的劃分和結構設計，在方框圖一級用Ver-ilog HDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統一級進行驗證，最后再用邏輯綜合優化工具生成具體的門級邏輯電路的網表，下載到具體的FPGA器件中去，從而實現FPGA的設計。

　　2 測量原理及總體結構框圖

　　頻率測量方法有2種。一種是測頻法，在一定時間間隔TM內測出待測信號重復變化次數N，則被測信號的頻率為fx=N/TM。另一種方法是測周法，在被測信號的一個周期內測出標準高頻信號fs的個數N，則被測頻率為fx=fs/N。可見測頻法對高頻信號有較高的測量精度，而測周法對低頻信號的測量精度較高。本頻率測量系統采用測頻法和測周法相結合的方法，使兩者的測量帶寬得到了互補，而且采用了延時為納秒級的FPCA來實現，從而極大地提高了系統工作帶寬和系統測量精度。此外，具有自動測頻和測周轉換量程功能，每個數量級為一個量程，每個量程保留3位有效數字，用“xxxEx"表示“x.xx