降低FPGA功耗的設(shè)計(jì)

　　使用這些設(shè)計(jì)技巧和ISE功能分析工具來控制功耗

　　新一代 FPGA的速度變得越來越快，密度變得越來越高，邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設(shè)計(jì)抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯見的器件選擇到細(xì)小的基于使用頻率的狀態(tài)機(jī)值的選擇等。

　　為了更好地理解本文將要討論的設(shè)計(jì)技巧為什么能夠節(jié)省功耗，我們先對(duì)功耗做一個(gè)簡(jiǎn)單介紹。

　　功耗包含兩個(gè)因素：動(dòng)態(tài)功耗和靜態(tài)功耗。動(dòng)態(tài)功耗是指對(duì)器件內(nèi)的容性負(fù)載充放電所需的功耗。它很大程度上取決于  頻率、電壓和負(fù)載。這三個(gè)變量中的每個(gè)變量均在您的某種控制之下。

　　動(dòng)態(tài)功耗 = 電容