降低FPGA功耗的設計

　　使用這些設計技巧和ISE功能分析工具來控制功耗

　　新一代 FPGA的速度變得越來越快，密度變得越來越高，邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設計抉擇可以影響系統的功耗，這些抉擇包括從顯見的器件選擇到細小的基于使用頻率的狀態機值的選擇等。

　　為了更好地理解本文將要討論的設計技巧為什么能夠節省功耗，我們先對功耗做一個簡單介紹。

　　功耗包含兩個因素：動態功耗和靜態功耗。動態功耗是指對器件內的容性負載充放電所需的功耗。它很大程度上取決于  頻率、電壓和負載。這三個變量中的每個變量均在您的某種控制之下。

　　動態功耗 = 電容