基于FPGA的UARTl6550的設計

　　UART(Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器)是用于控制CPU與串行設備通信的芯片，將由CPU傳送過來的并行數(shù)據(jù)轉(zhuǎn)換為輸出的串行數(shù)據(jù)流。將系統(tǒng)外部來的串行數(shù)據(jù)轉(zhuǎn)換為字節(jié)，供系統(tǒng)內(nèi)部使用并行數(shù)據(jù)的器件使用。他可以在輸出的串行數(shù)據(jù)流中加人奇偶校驗位和啟停標記，并對從外部接收的數(shù)據(jù)流進行奇偶校驗以及刪除啟停標記。常見UART主要有INS8250，PC16450和PCI6550，其中16550發(fā)送和接收都帶有16 B的FIFO，為協(xié)調(diào)發(fā)送、接收端的速率匹配提供了更大的緩沖余地，同時也可以提高CPU的使用效率，從而提高系統(tǒng)的整體性能。

　　2 UART16550的基本結(jié)構(gòu)

　　如圖1所示，UART16550的基本結(jié)構(gòu)由CPU接口模塊、波特率發(fā)生器、FIFO控制器、發(fā)送/接收FIFO和發(fā)送/接收模塊共7個部分組成。

　　CPU通過UART的CPU接口模塊配置整個UART，波特率發(fā)生器在CPU寫入初始值后產(chǎn)生需要的波特率，控制發(fā)送和接收模塊在設定的波特率下工作。CPU通過接口模塊向發(fā)送FIFO內(nèi)寫入需

　　UART16550的發(fā)送數(shù)據(jù)位可以選擇為5～8位，同時可以選擇奇校驗、偶校驗或者不設置校驗位，停止位可以約定為1，1．5或2位。

　　3 UART16550的設計實現(xiàn)

　　3．1 CPU接口模塊

　　CPU接口模塊完成了CPU指令的解讀與寄存器配置以及UART狀態(tài)讀取等功能。通過3位的地址線和8位的數(shù)據(jù)線，CPU可以對波特率發(fā)生器的波特率進行預先的設定，以使串口兩端的設備在同一波特率下完成接收和發(fā)送的工作。同時CPU接口接收來自CPU的需要發(fā)送的5∽8位數(shù)據(jù)，送人發(fā)送模塊，或者把接收模塊接收到的數(shù)據(jù)通過接口送給CPU進行數(shù)據(jù)處理。在此接口模塊里，設置了8個控制和狀態(tài)寄存器，包括RBR(Receiver Buffer Register)接收緩沖寄存器、THR(Transmit Hold Register)發(fā)送保持寄存器、IER(Interrupt Enable Register)中斷使能寄存器、IIR(Interrupt ID Register)中斷寄存器、LCR(Line Control Register)線控制寄存器、LSR(Line Status Register)線狀態(tài)寄存器、SCR(Scratchpad Register)暫存寄存器和FCR(FIFO Control Register)。在使用UART16550前，CPU必須要對控制寄存器進行配置，包括波特率、數(shù)據(jù)位數(shù)、奇偶校驗、停止位位數(shù)及FIFO的控制等。這也是16550區(qū)別于一般UART的具有可編程的特點。

　　3．2波特率發(fā)生器

　　波特率是單位時間內(nèi)傳送的二進制數(shù)據(jù)的位數(shù)，以位/秒(b/s)表示，也稱為數(shù)據(jù)位率。

　　收/發(fā)時鐘頻率與波特率之間關(guān)系：

　　收/發(fā)時鐘頻率=N