芯片工藝向32nm前進

　

　　5月24日，半導體廠商海力士(Hynix)宣布與歐洲納米技術研究中心IMEC達成戰略合作伙伴關系，共同研究32nm以及更先進的半導體生產工藝。在海力士之前，爾必達、美光、奇夢達、三星等內存巨頭已紛紛與IMEC攜手，開發32nm工藝。同一天，美國IBM、飛思卡爾、新加坡特許半導體、韓國三星、德國英飛凌五大半導體巨頭也宣布聯手進軍32nm計算機芯片的設計和制造，計劃用三年左右的時間設計、開發、生產下一代芯片。

　　這么多業界巨擘走到一起，并不是競爭格局發生了什么本質的改變，而是因為隨著半導體工藝的日益復雜化，繼續改進的難度越來越大，聯合開發關鍵技術和生產方法已成為業界的一種新趨勢。在海力士與IMEC的合作中，前者致力于浮動柵極、氮化物存儲活性、高k電介質材料等方面的研究，后者正在挑戰浸沒式光刻技術和極紫外光刻技術(EUV，Extreme Ultra Violet)。

　　挑戰32nm

　　對半導體業而言，實現45nm工藝已并不遙遠，未來最大的挑戰就是32nm，然后是22nm，乃至9nm。之前，半導體業界曾預期32nm工藝芯片能夠在2009年實現，但現在已有專家發出警告，稱32nm技術很可能會延遲推出，因為其設計成本居高不下，而且功耗會成為大問題。

　　除此之外，芯片設計商還面臨來自制造方面的挑戰，首當其沖的是光刻問題。目前，領先的半導體制造商剛開始將193nm浸沒式光刻技術用于45nm芯片的試產，每套浸沒式光刻設備的成本接近5000萬美元，未來擴充生產的代價可想而知—這還不包括采用二次制圖或二次曝光技術的高昂代價。

　　預計在32nm工藝中投入正式使用時，還可能采用極短波長紫外光技術(EUV，Extreme Ultra Violet)。該技術采用波長為13.5nm的紫外光，可以蝕刻出15nm以下寬度的柵極。

　　進入32nm時代，新材料也將成為半導體制造業的發展重心。“在32nm節點的柵堆疊應用中，芯片制造商必須要使用高k電介質”，VLSI Research的研究人員David Lammers曾這樣表示。Intel也持相同的觀點：“高k和金屬柵極材料的使用標志著上世紀60年代多晶硅柵極MOS晶體管推出以來，晶體管技術最重大的變革。”

　　爭先45nm

　　實現32nm需要全面的技術革新，但從65nm“進化”到45nm，只要采取“改良”的方式就能實現。在不久前結束的IEDM2007上，幾乎所有領先的半導體廠商都提交了最新的進展報告。由飛思卡爾、NXP和ST組成的Crolles2 Alliance提交了一篇關于45nm低功耗平臺的論文，該平臺采用了浸沒式光刻、低k膜和無須掩膜的應變材料。東芝、索尼和NEC電子則表示已聯合開發出一種45nm的bulk-CMOS工藝技術。采用該技術制造的嵌入式SRAM原型晶體管性能比上一代工藝提高30%以上，預期在2007年底即可做好量產準備。另一個由AMD、IBM、索尼和東芝搭檔的研發團隊也展示了一種45nm工藝——不用損壞低k膜(k值為2.4)就可以實現化學機械法拋光。

　　日本半導體廠商瑞薩也適時宣布了用于微處理器和SoC產品(片上系統)的45nm工藝。他們提出的名為CMIS的晶體管技術是一種采用金屬柵極實現P MOS晶體管、傳統多晶硅柵實現N MOS晶體管的混合結構。該技術最大的特點是無需對現有65nm制造工藝進行大的改動，可以降低生產成本，加快投產速度。瑞薩表示， CMIS技術在P MOS晶體管成形時采用高k材料，由氮氧化鉿硅(HfSiON)構成的高k材料可通過在原先的制造工藝上添加氟離子植入并對鈦氮層進行處理后生產出來。

　　殊途同歸，這些走出實驗室的技術使得從90nm、65nm向45nm步進的道路越來越清晰。與65nm技術相比，45nm制造工藝可以將集成度提升2倍左右，并進一步縮小芯片尺寸或增加晶體管數量。這意味著在300mm圓片上可以制造出更多的管芯，從而降低成本。在節能方面，45nm工藝可降低30%的晶體管切換電源功耗，源漏-極漏電率降低到1/5， 柵氧化層漏電率降低到1/10，并大幅度提高晶體管開關速度。

　　工藝展望

　　有人說，半導體產業的發展靠兩大“輪子”驅動。一是不斷縮小的芯片尺寸，0.25mm→0.18mm→0.13mm→90nm→65nm→45nm，并且向32nm進發。二是不斷擴大的圓片直徑，150mm→200mm→300mm，并且向450mm進發。

　　保障這兩個“輪子”高速平穩運轉的基礎是納米電子學和新材料學近年來突飛猛進的發展。報告顯示，碳納米管可望在2010年前得到應用，這將使晶體管尺寸下降到10nm以下，由可自組裝的有機分子和金屬離子組成的分子電路也有望獲得應用。圓片的尺寸也將更大：2012年將加大到450mm，2019年則有望達到675mm。

　　鏈 接:CPU廠商的工藝進展

　　Intel目前在45nm的實踐上具有明顯的優勢。繼2006年生產出全球首款45nm的全功能 SRAM(靜態隨機存儲器)芯片后，Intel又在2007年春季IDF大會上宣布已完成45nm處理器Penryn的樣品生產。

　　Intel采用高k材料代替二氧化硅作為柵極電介質，減少了由于隧道效應帶來的漏電。這些高k材料包括：二氧化鉿(HfO2)、二氧化鈦(TiO2)和二氧化鋯(ZrO2)等，它們的介電常數高于二氧化硅的3.9。高K材料電介質層的厚度為3nm，能夠提供比1.2nm厚度的二氧化硅高60%的電容量，使得晶體管開關切換速度更快。此外，它還能夠將漏電減少到原來的1%，有效降低了CPU的發熱量。Intel采用原子層沉積法，將高K材料逐層沉積在硅基板表面并且自組裝成規整的結構。

　　三柵極(Tri-Gate)技術也是Intel準備應用的新技術。它革命性地改變了CMOS晶體管的結構。與傳統平面上的FD-CMOS結構和非平面雙柵極結構相比，它更容易制造，而且可以比標準的CMOS提供多20%的工作電流，漏電電流更小。多溝道的三柵極晶體管的表現還會更好。Intel期望將來利用該技術制備THz級的晶體管。

　　雖然AMD在65nm工藝上比Intel落后了半年，但它對于未來45nm和32nm的規劃已經明確：2008年中投產45nm，2010年上馬32nm工藝。

　　AMD方面依仗的主要技術除了NA(開口數)為1.2的浸沒ArF曝光技術外，還包括相對介電常數僅為2.4的多孔質低k膜(低介電率層間絕緣膜)以及多種應變硅晶體管等。與傳統ArF曝光技術相比，浸沒ArF曝光技術可提高微處理器的芯片性能和生產效率。采用多孔低k膜可以減少芯片內的布線容量、關鍵路徑的布線延遲時間以及漏電流，與原來的低k膜相比，布線延遲時間可縮短15%左右。運用多種應變硅晶體管技術，可以增加單位面積的晶體管數，同時提高晶體管性能；與未采用應變硅晶體管技術時相比，P溝道晶體管的導通電流約增大80%，N溝道晶體管的導通電流約增大24%。