基于FPGA的高速可變周期脈沖發生器的設計

要求改變脈沖周期和輸出脈沖個數的脈沖輸出電路模塊在許多工業領域都有運用。采用數字器件設計周期和輸出個數可調節的脈沖發生模塊是方便可行的。為了使之具有高速、靈活的優點，本文采用Atelra公司的可編程芯片FPGA設計了一款周期和輸出個數可變的脈沖發生器。經過板級調試獲得良好的運行效果。

2 總體設計思路

脈沖的周期由高電平持續時間與低電平持續時間共同構成，為了改變周期，采用兩個計數器來分別控制高電平持續時間和低電平持續時間。計數器采用可并行加載初始值的N位減法計數器。設定：當要求的高電平時間以初始值加載到第一個減法器中后，減法器開始減計數，計數到零時自動停止，同時啟動第二個記錄低電平持續時間的計數器計時。當第二個減法計數器也減計到零時，計數器自動停止。這樣就完成一個脈沖的輸出，而這個脈沖的周期控制完全可以在計數器的初始值中進行有效的設定．以達到脈沖周期可調的目的。為了控制脈沖個數的輸出，在脈沖輸出通道上設計一個數量控制計數器，對脈沖個數進行計數，當計到要求輸出的個數時．完成輸出并給出一個done信號作為該模塊工作完成的標志信號。封裝好的脈沖發生器設計

引腳信號說明：

start信號：啟動信號。
reset，信號：系統復位信號。
clock信號：系統時鐘信號。
high信號：高電平持續時間初值。
low信號：低電平持續時間初值。
num信號：個數控制寄存器初始值。
output信號：脈沖輸出信號。初始化時為低。
done信號：脈沖輸出完的標志信號。

3 高低電平計時器設計

3.1 設計方法

為了產生所需要時間的高電平，可以利用一個可預置數的減法計數器來達到目的，計數器設計分為兩個部分，一部分是可預置數的自控制減法計數器：另一部分是減法計數器工作完成后的檢測系統，檢測到計數器工作完成后輸出一個時鐘周期寬的脈沖作為該計數器工作完成信號，并可作為下一個計數器工作的啟動信號。原理框圖如圖2所示。

3.2 工作原理

首先．外部的復位信號reset給出一個時鐘周期寬的脈沖，復位內部各個信號及觸發器。

然后，在下一個有效時鐘時刻，外部start信號給出一個時鐘周期寬度的脈沖，用來啟動計數器的工作。在設計中，當start信號有效時(設計為高有效)，外部數據high加載到Q，當Q不為零時，輸出信號pulse將跳變為高電平，當Q減到零的時候，pulse信號再跳變回低電平。這個脈沖信號的后沿將被后面的由兩個D觸發器構成的檢測單元捕獲，并在pulse信號的下降沿后產生一個時鐘周期寬的脈沖，定義為done信號，表示該信號完成輸出。

低電平計時器的設計與高電平計時器完全一樣。 3.3 時序仿真

在QuartusⅡ4.1開發平臺上模擬該模塊兩個輸出信號，時序仿真如圖3所示。

從圖中可以看出，done信號在pulse信號輸出完成后輸出一個時鐘周期寬度。把這個完成信號done加到下一級類似的減法計數器的start信號上。將會啟動下一級計數器的工作。如果將下一級的完成信號done加載給本級的start信號。將會重啟一個脈沖的生成。如此將會自動循環以達到不間斷輸出一定周期脈沖的目的。

4 數量控制計數器設計

4.1 設計方法

數量控制計數器設計與高低電平計數器類似．不同之處在于，減法計數器的時鐘輸入端接脈沖的輸出信號，當要求輸出脈沖的個數到達時，輸出一個門控信號door，后面的兩個D觸發器仍然用來捕獲門控信號door的后沿。一旦輸出個數到達，done信號立即輸出一個時鐘周期寬度的脈沖作為標志。具體設計框圖如圖4所示。

4.2 時序仿真

在QuartusⅡ4.1開發平臺上軟仿真，把脈沖發生器中產生的每個脈沖的start信號作為數量控制器的輸入信號，仿真結果如圖5所示。

每次輸出任務完成后。由總體模塊輸出一個OV信號標志該批次任務結束。OV信號可再次加載到總的reset信號上，即該批次輸出完成可復位進入下一批次任務的輸出。圖5中的door信號出現了很窄的毛刺，這是由于內部計數器的翻轉不同步造成的。加同步電路可以消除，但會影響電路的工作頻率。由于毛刺很窄，對整個電路工作無任何影響。所以，該模塊設計中并未處理。

5 內部信號連接及工作方式

根據各個模塊的功能和邏輯關系，由高電平計時器、低電平計時器和數量控制計數器可以搭建整個周期脈沖發生器．其內部電路按照圖6的方式連接。

首先，在時鐘信號上升沿給出一個時鐘周期寬度的reset信號以復位整個電路的觸發器和各個輸出信號。當一個啟動信號start在時鐘的上升沿被檢測到時，高電平開始計時，計時長度等于high數值與時鐘周期之積。當計時到達時，高電平計時器停止工作，高電平計時器輸出一個完成信號，該信號接在低電平計時器的start信號腳上，以啟動低電平計時器，低電平計時器計時完成時，低電平計時器停止工作，并輸出一個完成信號，該信號通過或門接在高電平計時器的start信號腳，再次啟動高電平計時器，開始第二個脈沖高電平的輸出。由于低電平計時器的完成信號也連接在數量控制計數器的start引腳上．所以，與此同時，數量控制計數器開始對其輸入脈沖s_input進行數量監測。在脈沖輸出數量未達到預定個數(數量控制計數器中的初始值)時，門控信號door一直輸出"高"，以允許脈沖通過。一旦脈沖輸出的數量達到預定個數時，門控信號door輸出變為"低"，關閉輸出通道，并輸出一個任務完成的標志信號done。done又通過或門連接在全局復位信號reset上，所以，系統完成后即可復位到原狀以等待下一次啟動信號來臨。

周期脈沖發生器模塊整體時序仿真如圖7所示。

圖7模擬了兩路脈沖的輸出，第一路輸出兩個脈沖，第二路輸出一個脈沖，當兩路脈沖都輸出完成時，系統恢復到初始狀態。而當start信號再次給出一個啟動脈沖后，將再執行一次任務。

6 結束語

從模擬結果看出，本文給出的設 計完全可以達到設計要求。由于FPGA的運行速度最高可以達到100 MHz量級，輸出的脈沖調節步長和最小寬度都可以到ns量級。在此基礎上，筆者設計了一個多路可調脈沖周期的時序電路，并運用在團簇粒子的核物理實驗中。收到滿意效果。