Actel的Libero集成設計環境為新型ProASIC3和ProASIC3E系列提供全面優化的支持

為了配合業界最低成本現場可編程門陣列 (FPGA) 的推出，Actel公司宣布全新的Libero 6.1集成設計環境 (IDE) 將為以Flash為基礎的ProASIC3和ProASIC3E系列FPGA器件提供全面支持。Libero 6.1 IDE具有多項性能、資源優化和易用特性，與先進的第三方設計工具配合使用，可通過仿真、綜合及布局實現高效和流暢的流程。該軟件已經過優化，以執行ProASIC3和ProASIC3E器件結構的特點，包括獨一無二的片上FlashROM (FROM)，可獨立于FPGA內核輕易進行編程。

Actel反熔絲產品和工具市務總監Saloni Howard-Sarin表示：“作為業界首個具有片上FlashROM及多項先進功能的FPGA，ProASIC3/E器件以極低的價位為設計者提供前所未有的功能特性。我們已對Libero IDE 6.1這項強化型的工具套件進行了多月的廣泛測試，確保它能在可靠及直觀的設計環境中，充分發揮嶄新FPGA系列的功能特性，使到我們的客戶在使用新一代器件時充滿信心，保證得到最佳的性能表現。”

簡單流程有助于落實業界首個FPGA FlashROM

Libero IDE利用創新的技術來協助設計者充分發揮ProASIC3/E器件的FROM功能，獨立于FPGA內核而輕易進行編程，適用范圍包括設備序列號、IP尋址和版本控制。全新的FlashPoint編程文件生成器將集成預設的FROM宏，包括設備序列，容許客戶將FPGA配置與FROM編程檔案匯集一起。FlashPoint編程文件生成器還可為FROM內容提供加密功能，如安全報頭、加密匙和FlashLOCK安全性等。在完成ProASIC3/E設計流程后，設計者可利用FlashPoint軟件改變FROM的功能，同時又保存ProASIC3/E內核邏輯的安全性。

Actel的ACTgen內核構建工具現可提供詳盡的用戶界面，確保各種FROM內容選項可簡單地實現，并暢順地轉換為硬件描述語言 (HDL)。定制的FROM應用可透過數據表輸入，或作為文本文件讀出。用戶也可指定一項內置的特性，在編程期間進行自動增加或減少。這樣，每個設備都可擁有獨一無二的序列編號以辨別特殊應用。

先進的鎖相環 (PLL) 配置

ACTgen內核構建工具帶有新的“可視PLL”(Visual PLL) 界面，提供一系列PLL編程選項，大大簡化了精確PLL參數的設置。利用ProASIC3/E器件中可定制的時鐘調節電路，設計者可調整頻率、反饋設置，并可通過“量身剪裁”的PLL示意圖設定各種具體的時鐘應用參數。

優化ProASIC3/E特性

Libero 6.1 IDE包含MultiView Navigator I/O屬性編輯器，可簡化ProASIC3/E器件內多達19個I/O標準的選擇和編程，因而能簡化當中的物理實現流程。

該工具套件為高速ProASIC3/E VersaNet全局網絡提供完整的支持，可在ProASIC3/E FPGA內映射多達252個不同的內部或外部時鐘。其中，ChipPlanner、物理設計約束 (PDC) 和Magma PALACE (物理和邏輯自動化編譯引擎) 物理綜合工具全面支持VersaNet全局網絡，因此能簡化所有物理約束流程的應用。Libero 6.1的時序驅動布局配合Synplicity的Synplify和Magma的PALACE工具，保證ProASIC3/E產品能實現以價值為基礎FPGA最高的性能水平 – 即66 MHz、64位PCI性能。