GPIB接口的FPGA實現

電子設計應用2004年第10期

摘    要：GPIB接口是測試儀器中常用的接口方式。通過將接口設計分解為同步狀態機設計和寄存器讀寫電路設計，采用Verilog語言實現了滿足IEEE488.1協議的IP Core設計。將此IP Core固化到FPGA芯片中即可實現GPIB各種接口功能。
關鍵詞：GPIB接口；狀態機；FPGA

引言
在自動測試領域中，GPIB通用接口是測試儀器常用的接口方式，具有一定的優勢。通過GPIB組建自動測試系統方便且費用低廉。而GPIB控制芯片是自動測試系統中的關鍵芯片，此類芯片只有國外少數公司能生產，不僅價格昂貴，而且購買不便。因此，GPIB 接口的FPGA實現具有很大的實用價值。
本文論述的是采用Verilog語言來設計基于IEEE488.1協議的IP Core，然后將用戶邏輯與此Core集成在一片FPGA中實現GPIB接口功能。

圖1 GPIB接口內部結構

圖2　AH功能狀態圖

圖3  AH功能仿真圖

GPIB 接口體系結構設計
首先把整個待設計系統劃分為若干基本功能模塊，其中包括復雜的同步狀態機以及寄存器讀寫電路。內部結構如圖1所示。

接口功能設計
接口功能的設計是設計的核心。按照IEEE488.1協議與實際設計的要求，設計選取了八種接口功能：源方掛鉤 、受方掛鉤、講者、聽者、服務請求、遠控/本控、器件清除和器件觸發。其中源方掛鉤接口功能保證多項消息的正確傳輸；受方掛鉤接口功能保證正確地接受遠地消息；講者接口功能讓器件在接口上把數據發送到其他一些器件去；聽者接口功能讓器件在接口上接受來自于其他器件的數據；本控就是本地控制(面板或后背板)。在實際設計中，再把各接口功能劃分為若干相關狀態，這樣在用VerilogHDL實現這些相互作用影響的狀態躍遷的時候就可以引入狀態機設計。為了保持狀態機之間相互的狀態掛鉤的協調一致性，設計采用同步狀態機，在時鐘信號的觸發下，完成各個狀態之間的轉移。
接口功能的Verilog HDL實現
由于八種接口功能實現方式較為相似，這里以最具有代表性的受方掛鉤功能(AH)來具體說明其用VerilogHDL的實現方式。對受者接口功能應具有的能力、作用及變遷條件，用一組互相排斥而又互相聯系的狀態圖來給定，如圖2所示。狀態圖中，各狀態之間的變遷分別用狀態之間的箭頭來表示。每一個狀態變遷都用一個邏輯表達式來表示變遷的條件。表達式由本地消息、遠地消息、狀態交連、運算符等組成。其中本地消息用三個小寫的英文字母表示。遠地消息用三個大寫的英文字母來表示。狀態交連是指一個接口功能的狀態變遷受其他接口功能的狀態的制約。
在用VerilogHDL語言對狀態機進行的設計中，采用了一位熱碼狀態編碼。雖然一位熱碼采用的觸發器較多，但可以簡化組合電路。對于寄存器數量多，而組合邏輯門相對缺乏的FPGA器件，一位熱碼可以提高電路的速度和可靠性，也有利于提高器件資源的利用率。AH功能狀態機代碼如下：
module
input  clk,reset,swrst,LADS, LACS,rdy,ATN,DAV;
output AIDS,ANRS,ACRS, ACDS,AWNS,NRFD,NDAC;
parameter S1=5'h01,S2=5'h02, S3=5'h04,S4=5'h08,S5=5'h10;
assign NRFD=(ANRS| ACRS|ACDS|AWNS ) ? NRFDt: 1'bz;
assign NDAC = (ANRS| ACRS|ACDS|AWNS) ? NDACt: 1'bz;
always @(negedge clk )
begin  if ((~reset)|swrst|((~ATN) &(~(LACS|LADS))))  present=S1;
       else  present=next; end
always @(present or LADS or LACS or rdy or ATN or DAV)         
 begin  AIDS=0 ;ANRS=0; ACRS=0; ACDS=0; AWNS=0; NRFDt=0; NDACt=0;
 case (present)        
    S1: begin  if (ATN) next=S3;
               else if((~ATN)& (LADS|LACS)) next=S2;
               else next=S1; AIDS=1; NRFDt=0;NDACt=0; end
    S2: begin if (ATN|rdy) next=S3;          
               else next=S2; ANRS=1; NRFDt=1;NDACt=1; end
    S3:  begin if (~(ATN|rdy)) next=S2;
               else if (DAV)  next=S4;
               else next=S3; ACRS=1; NRFDt=0;NDACt=1; end
    S4: begin if( (ATN)|(~ATN)&(~rdy)) next=S5;
              else next=S4; ACDS=1; NRFDt=1;NDACt=1; end
    S5:  begin if (~DAV) next=S2;
               else next=S5; AWNS=1; NRFDt=1;NDACt=0; end
    default: next=S1;
endmodule
AH功能邏輯設計的功能仿真
對前述AH功能編碼進行編譯和功能仿真，仿真結果如圖3所示。由圖可見，當同步觸發信號reset為0，swrst為1時，系統回到空閑態。LADS(聽者被尋址態)與LACS(聽者作用態)同時為0時，系統進入AIDS(受者空閑態)，此時受者NRFD、NDAC為高阻態。LADS與LACS任一為1時，受者進入ANRS(受者未準備好態)。rdy為1與ATN為0時，受者進入ACRS(受者準備好態)，NRFD、NDAC為0。可以看出，隨著輸入條件的變化，輸出相應變化，滿足時序邏輯。接下來，生成受者功能模塊符號圖，以便于下一步系統級的設計。
其他接口功能的狀態機實現與AH功能類似。最后將每個接口功能的狀態機實現，生成便于互連的符號模塊，各個模塊連接起來就組成系統的接口主狀態機模塊。其中狀態機子集模塊所需的信號一些來自狀態交連(圖2陰影部分即各接口功能之間的互相影響信號)，另外一些則來自其他模塊所產生的信號。

寄存器讀寫電路設計
在設計圖1中的寄存器讀寫電路時，選擇設計了9個8位內部寄存器。其中可讀寄存器有5個：中斷狀態寄存器0(ISR0)、中斷狀態寄存器1(ISR1)、總線狀態寄存器(BSR)、數據輸入寄存器(DIR)和地址狀態寄存器(ADSR)；可寫寄存器有4個：中斷屏蔽寄存器0(IMR0)、中斷屏蔽寄存器1(IMR1)、地址寄存器(ADR)和輔助命令寄存器(AUXCR)。其中可讀寄存器用來存儲狀態機的當前狀態、中斷情況、儀器地址、輸入數據和控制信息。計算機把中斷屏蔽位，輔助命令寫入可寫寄存器，從而實現對GPIB總線的控制。在上位機與芯片之間引入D0~D7 作為本地雙向數據總線，通過譯碼模塊實現對內部寄存器的讀寫，產生狀態機子集模塊所需的信號以及GPIB接口信號。寄存器讀寫電路的設計用譯碼器，寄存器等實現，由于篇幅所限，這里不再贅述 。

接口的FPGA實現
在完成基本模塊以后，可以用類似畫電路圖的方法直接對這些模塊符號進行調用。然后通過MAXplusⅡ進行綜合、仿真，做在線調試。再完成整個內部電路的軟件設計以后就可以把該“軟件核”(Core)固化到具體選定的FPGA芯片上，本文選用ALTERA公司的ACEX1K30QC208芯片。
結語
在測試儀器的研制過程中發現，GPIB接口往往不需要IEEE488.1的全部接口功能，很多儀器只需要聽、講功能即可。如果采用Nat9914之類的芯片，控者、并行查詢功能都用不到，這樣既會造成資源與功能的浪費，又延長了開發周期。設計基于FPGA芯片的專用IP Core不僅擁有自主知識產權，而且可以通過與計算機接口(如ISA口)與計算機直接相連，裝入驅動程序即可工作。這對測試儀器開發有一定的借鑒作用，無論是采用PCI、USB，還是單片機控制，只需將用戶邏輯與符合IEEE488.1協議的IP Core集成在一片FPGA中即可實現測試儀器的GPIB接口功能。這將大大縮短開發周期，降低開發成本。■

參考文獻
1、Nat9914 Reference Manual. National Instruments Corporation，1995