直接數字合成技術實現函數信號發生器

3.2 FPGA配置電路的設計

　　該款FPGA芯片支持5種下載方式，在本系統中采用JTAG下載方式，圖5中的nCONFIG、nSTATUS和CONF_DONE則需要拉高，MSEL引腳不能懸空。其配置電路如圖5所示。

3.3 波形生成電路的設計

　　波形生成電路是信號源的核心，也是DDS技術的集中體現。這部分電路主要通過EDA軟件Quartus-II12.0對FPGA編程實現。通過對FPGA內部各種邏輯電路的設計實現輸出多種波形、波形個數的控制、輸出信號的門控等功能，具體模塊框圖如圖6所示。

　　送數及保持模塊負責接受來自CPU內核的相位步進增量，并按一定的時序保持或傳送給相位累加器，相位累加器按時鐘頻率累加送來的相位步進量。由于要求每個周期采樣點數不小于50個且信號頻率達到1MHz，所以相位累加器的時鐘頻率需達到50MHz以上，時鐘信號由鎖相環通過倍頻分頻后提供。相位累加器的輸出信號送到各波形生成電路，通過線路選擇模塊可選擇其中一種波形輸出送給后級選擇電路，再通過線路選擇模塊選擇普通模式、門控模式、計數模式其中的一種模式，最后波形信號由輸出級輸出。

3.3.1 頻率控制字電路

　　由于相位累加器需要輸入36位二進制數，因此需要通過時序來控制擴展電路的位數。

　　如圖7所示，4個8位D觸發器和1個4位D觸發器D0～D4，D0～D4的輸出端按順序接到36位的D觸發器D5上，用寫信號WR和譯碼器輸出信號Y作為D觸發器的時序信號，當WR和譯碼器信號Y的一路同時為低電平時，即D觸發器時鐘的上升沿到達時，P0口的數據就通過選通D觸發器送出。按照這樣，將4組8位二進制數和1組4位二進制數依次送到觸發器D0～D4，當WR和譯碼器信號Y5同時有效時將36位數據同時送入觸發器D5。

　　相位累加器是整個DDS系統的核心，它設計的好壞直接影響著整個系統的功能和性能。電路如圖8所示。從工作情況看，它實際上是一個帶反饋的36位加法器，輸出數據反饋到加法器的一個輸入端DATAa，在時鐘的作用下與輸入到另一個輸入端DATAb的頻率控制字K相加，結果由輸出端輸出。輸出結果一方面又反饋到輸入端，另一方面將為后續電路提供輸入信號。DCLK為DDS系統時鐘輸入端，它是由鎖相環倍頻分頻輸出提供的，OUTPUT為相位累加器的輸出端，輸出值用U[35..0]表示。

3.4 模數轉換電路的設計

　　在波形數據產生以后，產生的數據通過D/A轉換器，將數字信號變為模擬信號，本系統選用的數模轉換器是AD公司的AD9762。AD9762是一種低功耗、12位、125Msps的高速、并行輸出的模數轉換器，其相對精度為±2LSB，AD9762可采用2.7V~5.5V電源工作。由于差分信號具有抑制共模增益的作用，信號特性更好，所以設計采用AD8056AR運算放大器實現了差分信號轉單端的電壓信號。具體電路如圖9所示。

4 系統的軟件設計

　　本系統初始化包括FPGA內核初始化、波形信號初始化，如正弦波，頻率為1KHz初始值設定。系統初始化完成后通過軟件對從芯片中讀出的數據進行校準，校準完成后進入鍵盤掃描。當檢測到有按鍵按下時，系統進入相應的子程序，其主程序流程圖如圖10所示。

5 實驗結論

　　本系統研制的函數信號發生器可以實現雙路同步數據輸出，一路TTL電平輸出，一路標準波形輸出，包括正弦波、方波、鋸齒波、直流電壓信號。其中正弦波最大帶寬10MHz，其它波形最大帶寬100KHz，峰-峰值10.4V。本系統經計量所檢定機構檢測，檢定結果如下。

　　1. 輸出頻率準確度，如表1所示。

　　2. 最大開路輸出幅度(≥10Vpp)：10.4V(峰峰值)。

　　3. 輸出最大頻響，如表2所示。

　　4. 正弦波失真度，如表3所示。

　　5. TTL電平輸出正常。

　　6. 上升時間/上沖(<100ns/2%)：64ns/0%。

　　其中測試的波形信號符合標準，波形信號分別如圖11正弦波、圖12方波、圖13鋸齒波、圖14直流電壓所示。基于FPGA技術的DDS信號源，通過了檢定機構驗證，保證波形符合標準的基礎上大膽采用一些新的設計思想，既縮短了開發周期，減小了電路板空間，又節省了成本。本文研制的這款信號源將為電路設計人員調試設備、測試電路帶來極大的便利。

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