Altera推出新套件加速FPGA和SoC設(shè)計

　　Altera推出Quartus II軟體新套件--Spectra-Q。以提高下一代可程式化元件的設(shè)計效能，縮短產(chǎn)品面市時間。新產(chǎn)品能縮短編譯時間，提供通用、快速追蹤設(shè)計輸入和置入式IP整合特性，令采用現(xiàn)場可編程閘陣列(FPGA)和系統(tǒng)單晶片(SoC)的設(shè)計快馬加鞭，使用者可在更高抽象層級上設(shè)計與實現(xiàn)，大幅縮短設(shè)計時間。

　　Altera軟體和IP市場資深總監(jiān)Alex Grbic表示，FPGA和SoC具有數(shù)百萬個邏輯單元的元件，支援幾百種介面的通訊協(xié)定，提供新的硬式核心功能模組，提高元件的功能，因此須增強(qiáng)軟體設(shè)計工具的效能，以適應(yīng)邏輯單元數(shù)量增長，新產(chǎn)品的軟體技術(shù)能減少設(shè)計迭代次數(shù)，加速設(shè)計過程。

　　新產(chǎn)品提供快速演算法，支援漸進(jìn)式設(shè)計修改，不須進(jìn)行整體設(shè)計編譯，并具有分層資料庫，支援用戶修改設(shè)計的其他部分時，保留矽智財(IP)模組的布局資訊不變。

　　該產(chǎn)品更為軟體、硬體和數(shù)位訊號處理器(DSP)等設(shè)計人員，提供快速追蹤設(shè)計輸入功能。透過多個通用設(shè)計流程，設(shè)計人員可采用自己喜歡的語言或者設(shè)計環(huán)境，以更出色的效率針對FPGA進(jìn)行設(shè)計。新產(chǎn)品除支援HDL語言，更支援Altera為HLS提供的A++新編譯器，從C/C++語言中建立IP核心，藉更快速的模擬和IP產(chǎn)生，提高生產(chǎn)力。