小梅哥和你一起深入學習FPGA之數碼管動態掃描（下）

　　測試平臺設計

　　本實驗主要對數碼管驅動引腳的狀態與預期進行比較和分析，通過仿真，驗證設計的正確性和合理性。數碼管驅動模塊的testbench如下所示：

　　`timescale 1ns/1ns

　　module DIG_LED_DRIVE_tb;

　　reg [23:0]data;

　　reg clk;

　　reg rst_n;

　　wire [7:0]seg;

　　wire [2:0]sel;

　　DIG_LED_DRIVE DIG_LED_DRIVE_inst1(

　　.Data(data),

　　.Clk(clk),

　　.Rst_n(rst_n),

　　.Dig_Led_seg(seg),

　　.Dig_Led_sel(sel)

　　);

　　initial begin

　　data = 0;

　　clk = 1;

　　rst_n = 0;

　　#200;

　　rst_n = 1;

　　data = 24'h012345;

　　#10000;

　　data = 24'h518918;

　　#10000;

　　data = 24'h543210;

　　#10000;

　　$stop;

　　end

　　always #10 clk = ~clk;

　　endmodule

　　每隔一段時間，更換數碼管的Data輸入數據，觀察數碼管的輸出是否正確。

　　仿真分析

　　具體的仿真結果小梅哥就不一一給大家分析了，讀者只需要對著圖和代碼中的編碼比較，便能獲知設計的正確性。

　　下板驗證

　　手頭暫無開發板，板級驗證略。

　　過段時間等小梅哥有了自己的開發板，再來補上板級驗證結果。