如何在FPGA中實現狀態機

　　實現狀態機

　　使用VHDL這樣的高級語言，可以輕松地直接從狀態圖實現狀態機。VHDL支持多種枚舉類型，方便您定義實際的狀態名稱。舉例如下：

　　TYPE state IS (idle, led_on, led_off) ;

　　上面的類型定義對應的是圖1中所示的狀態圖，即用于在按下按鈕時切換發光二極管開/關的狀態機。

　　實現狀態機有許多種方法，可分為兩類基本方法。第一類基本方法就是一次性將所有內容集成到單個進程中。第二類基本方法是雙進程法，將組合邏輯和順序邏輯分開。

　　一般來說，大多數工程師都傾向于實現單進程狀態機。與傳統上講授的雙進程法相比，這種方法具有以下優勢：

　　可以避免組合過程中信號覆蓋不完全造成的閉鎖風險。

　　狀態機的輸出與時鐘保持同步。

　　通常比雙進程實現方案更容易調試。

　　無論您決定采用哪一種方法來實現狀態機，都需要使用CASE語句來評估下一狀態的判定和任何輸出，如圖4所示。該圖并行比較了使用單進程法的Moore狀態機(左)和Mealy狀態機(右)。

　　圖4,使用VHDL語言的Moore狀態機(左)和Mealy狀態機。

　　狀態機編碼

　　狀態變量存儲在觸發器中，使用下一時鐘邊緣上的下一狀態進行更新(即使沒有狀態變化也是如此)。如何使用觸發器來表示狀態值具體取決于狀態的數量和是否選擇用某種特定的方法來管理綜合工具。狀態編碼最常見的三種類型是：

　　順序碼--狀態編碼遵循傳統的狀態二進制序列。

　　格雷碼--除了狀態編碼使用格雷碼，且狀態編碼串之間只有一個位變化外，其它基本與順序編碼方法類似。

　　獨熱碼--這種方法在狀態機中為每一種狀態分配一個觸發器。只有一個觸發器當前設置為高位，其余均設置為低位。故稱為“獨熱”.

　　順序編碼和格雷編碼都需要一定數量的觸發器，可以通過下列等式來確定：

　　相比之下，獨熱編碼法所需的觸發器數量和狀態數量一樣多。

　　狀態編碼的自動分配取決于狀態機所包含的狀態數量。同時還需要考慮您選擇使用的綜合工具。您可以根據下列經驗法則來選取編碼方法：

　　順序：少于5種狀態。

　　獨熱：5-50種狀態。

　　格雷：多于50種狀態。

　　一般情況下您不必去考慮使用哪一種狀態編碼方法，而是讓綜合引擎工具確定合適的實現方案，只在選擇的方法出現問題時進行考慮。但是，如果您要全盤自 行掌控，并定義狀態編碼方法，也沒必要手動操作，只需使用狀態編碼為每一種狀態設定常數即可。相反地，可以使用代碼中的一個屬性來驅動綜合工具，從而選擇 特定的編碼方法。具體如下所示：

　　TYPE state IS (idle, led_on, led_off) ;

　　SIGNAL current_state : state := idle;

　　ATTRIBUTE syn_encoding STRING;

　　ATTRIBUTE syn_encoding OF current_state :

　　SIGNAL IS “sequential”;

　　其中“sequential”也可以是“gray”和“onehot”.您還可以通過結合使用“safe”屬性來確保在狀態機進入非法狀態時能夠恢復到有效狀態。

　　另外，您也可以使用syn_encoding屬性直接定義狀態編碼的值。例如，假設您想要使用下列狀態編碼法來對三態狀態機進行編碼：Idle = “11,”led_on = “10,” led_off = “01(與較傳統的順序”00“、”01“和”10“不同)：

　　TYPE state IS (idle, led_on, led_off) ;

　　SIGNAL current_state : state := idle;

　　ATTRIBUTE syn_encoding STRING;

　　ATTRIBUTE syn_encoding OF current_state :

　　SIGNAL IS ”sequential“;

　　工程師負責在綜合工具中使用正確的設置，以確保該工具不會忽略任何屬性。例如，賽靈思XST工具要求將FSM選項設置為USER,而Synopsys的Synplify則要求關閉FSM編譯器。

　　前面給出的等式可確定狀態機實現方案所需的觸發器數量。由于不是所有的狀態機都是2的冪次方，因此某些狀態在設計中將不會用到。實現狀態機的工程師 必須負責確保未使用的狀態在設計中得到妥善處理?？梢圆捎脦追N適用于多種設計的基本技巧來實現這一目標。對于高度可靠的安全關鍵型設計，則需要采用其它更 高級的技巧。

　　不過對于大多數應用來說，只需要確保狀態機能夠妥善地處理未使用的狀態并在進入非法狀態時能夠正確地恢復。要做到這一點有兩種主要的方法。第一種方 法是使用綜合工具實現一個安全的狀態機。綜合工具通常會插入額外的邏輯，用于檢測非法狀態并將狀態機返回到有效狀態。第二種方法是加強對實現邏輯的控制， 聲明所有2的冪次方狀態機的狀態，并使用另一屬性來確保即便是在沒有入口條件下，2的冪次方狀態機的狀態也不會被優化掉。這意味著除非出錯(單粒子翻轉 等)，狀態機內部的任何條件都不會進入狀態。下面的代碼顯示了通過使用屬性以防止清除未使用的狀態。

　　TYPE state IS (idle, led_on, led_off) ;

　　SIGNAL current_state : state := idle;

　　ATTRIBUTE syn_keep BOOLEAN;

　　ATTRIBUTE syn_keep OF current_state :

　　SIGNAL IS TRUE”;

　　簡而言之，安全高效的狀態機設計對于任何使用FPGA的工程師而言都是一項重要技能。選擇Moore狀態機、Mealy狀態機還是混合機取決于整個系統的需求。無論選擇哪種類型的狀態機，充分掌握實現方案所需的工具和技巧，將確保您實現最佳解決方案。