基于FPGA的任意分頻器設(shè)計

　　3、小數(shù)倍分頻器的設(shè)計

　　3.1 半整數(shù)分頻器

　　半整數(shù)N+0.5分頻器設(shè)計思路：首先進行模N+1的計數(shù)，在計數(shù)到N時，將輸出時鐘賦值為1，而當(dāng)回到計數(shù)0時，又賦值為0，這樣，當(dāng)計數(shù)值為N時，輸出時鐘才為1。因此，只要保持計數(shù)值N為半個時鐘周期即是該設(shè)計的關(guān)鍵。從中可以發(fā)現(xiàn)。因為計數(shù)器是通過時鐘上升沿計數(shù)，故可在計數(shù)為N時對計數(shù)觸發(fā)時鐘進行翻轉(zhuǎn)，那么，時鐘的下降沿就變成了上升沿。即在計數(shù)值為N期間的時鐘下降沿變成了上升沿。也就是說，計數(shù)值N只保持了半個時鐘周期。由于時鐘翻轉(zhuǎn)下降沿變成上升沿，因此，計數(shù)值變?yōu)?。所以，每產(chǎn)生一個N+0.5分頻時鐘的周期，觸發(fā)時鐘都要翻轉(zhuǎn)一次。圖3給出了通用半整數(shù)分頻器的電路原理圖。以2.5倍分頻為例，相應(yīng)的電路verilog代碼如下，時序仿真圖如圖4所示。

　　//異或運算

　　assignclk_in=clk^clk_div2;

　　//模3計數(shù)器

　　reg clk_out;

　　reg [1:0]cnt;

　　always@(posedge clk_in or posedge rst) begin

　　if(rst)begin //復(fù)位

　　cnt<=0;

　　clk_out<=0;

　　end

　　elseif(cnt==1) begin

　　clk_out<=~clk_out; //時鐘翻轉(zhuǎn)

　　cnt<=cnt+1; //繼續(xù)計數(shù)

　　end

　　elseif(cnt==2) begin

　　clk_out<=~clk_out; //時鐘翻轉(zhuǎn)

　　cnt<=0; //計數(shù)清零

　　end

　　else

　　cnt<=cnt+1;

　　end

　　//2分頻

　　reg clk_div2;

　　always@(posedge clk_out or posedge rst) begin

　　if(rst) clk_div2<=0; //復(fù)位

　　else clk_div2=~clk_div2;

　　end

　　圖3 通用半整數(shù)分頻器的電路原理圖

　　圖4 2.5倍分頻器時序仿真圖

　　3.2 任意小數(shù)分頻器

　　小數(shù)分頻器的實現(xiàn)方法有很多中，但其基本原理都一樣的，即在若干個分頻周期中采取某種方法使某幾個周期多計或少計一個數(shù)，從而在整個計數(shù)周期的總體平均意義上獲得一個小數(shù)分頻比。一般而言，這種分頻由于分頻輸出的時鐘脈沖抖動很大，故在設(shè)計中的使用已經(jīng)非常少。但是，這也是可以實現(xiàn)的。以8.7倍分頻為例，本文僅僅給出雙模前置小數(shù)分頻原理的verilog代碼及其仿真圖(如圖6)，具體原理可以參考劉亞海的《基于FPGA的小數(shù)分頻器的實現(xiàn)》以及毛為勇的《基于FPGA的任意小數(shù)分頻器的設(shè)計》。

　　圖5 小數(shù)分頻器的電路原理圖

　　//8分頻

　　reg clk_div8;

　　reg[2:0]cnt_div8;

　　always@(posedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　clk_div8<=0;

　　cnt_div8<=0;

　　end

　　elseif(cnt_div8==3'd7) begin

　　clk_div8<=1; //置1

　　cnt_div8<=0;

　　end

　　elseif(cnt_div8==3'd0) begin

　　clk_div8<=0; //置0

　　cnt_div8<=cnt_div8+1;

　　end

　　else

　　cnt_div8<=cnt_div8+1;

　　end

　　//9分頻

　　reg clk_div9;

　　reg[3:0]cnt_div9;

　　always@(posedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　clk_div9<=0;

　　cnt_div9<=0;

　　end

　　elseif(cnt_div9==3'd8) begin

　　clk_div9<=1; //置1

　　cnt_div9<=0;

　　end

　　elseif(cnt_div9==3'd0) begin

　　clk_div9<=0; //置0

　　cnt_div9<=cnt_div9+1;

　　end

　　else

　　cnt_div9<=cnt_div9+1;

　　end

　　//控制信號

　　parameterDiv8Num=3;

　　reg ctrl;

　　reg[3:0]AddValue;

　　always@(posedge clk or posedge rst) begin

　　if(rst)begin //復(fù)位

　　ctrl<=0;

　　AddValue<=10-7;

　　end

　　elseif(AddValue<10) begin

　　ctrl<=0;

　　AddValue<=AddValue+Div8Num;

　　end

　　else begin

　　ctrl<=1;

　　AddValue<=AddValue-10;

　　end

　　end

　　//選擇輸出

　　reg clk_out;

　　always @(ctrlor posedge clk or posedge rst) begin

　　if(rst) clk_out<=0; //復(fù)位

　　elseif(ctrl) clk_out<=clk_div8;

　　elseclk_out<=clk_div9;

　　end

　　圖6 8.7分頻器的時序仿真圖

　　4、總結(jié)分頻器是FPGA的基礎(chǔ)，而且在FPGA邏輯電路設(shè)計的時候是經(jīng)常使用的，希望大家對以上的整數(shù)倍分頻和半整數(shù)倍分頻能熟練掌握

　　。