基于FPGA的高帶寬存儲接口設計

　　系統設計的過程需要確保Avalon側和Memory側的帶寬相等，所以在IP例化參數選擇時，根據DDR3器件參數，DQ數據線選擇的是16 bits位寬，mem_ck為400 MHz;Avalon側的數據位寬為64 bits，時鐘選擇200 MHz即可。兩側帶寬為16 bitsx400 Mhzx2(DDR雙沿傳輸)=64 bitsx200 MHz=12.8 Gbps，這也是HMC的理論帶寬。

　　5 結論

　　在一些視頻、圖像等高帶寬按口應用中，Cyclone V器件的HMC理論上能夠達到至少12.8Gbps的帶寬，如果DQ位寬變?yōu)?2位，則理論帶寬翻倍到25.6Gbps，這也是一個HMC所能達到的理論帶寬的上限。部分Cyclone V器件帶有2個HMC，則整體的理論帶寬上限值為51.2Gbps，已能夠滿足高帶寬存儲場合對FPGA和DDR3間接口帶寬的要求。