高速互聯鏈路中參考時鐘的抖動分析與測量

時鐘抖動的分解
時鐘抖動的峰峰值和RMS值僅反映了抖動在統計上的數值，并沒有分析抖動的來源。對于時鐘抖動分解，業內通常把抖動分解為：總體抖動 （TJ）、確定性抖動（DJ）、隨機抖動（RJ）、周期性抖動（PJ）、占空比失真（DCD）等等。如下圖6所示為各種抖動的關系圖。

TJ及其各種成分，都是針對TIE的。如前文所說，TIE反映了被測時鐘與理想時鐘的偏差。TIE抖動的峰峰值為隨著測試樣本數的增加不斷增大（隨機抖動因素引起的），TJ是和誤碼率聯系起來的，通常誤碼率為10E-12，即通常所說的TJ是10的12次方個樣本的TIE抖動的峰峰值。TJ包括了RJ和DJ，而DJ包括了PJ、DCD、BUJ（其它有界的數據不相關性抖動）。對于單邊沿來同步與定時的時鐘，DCD不算做抖動（當然，絕大多數時鐘都只用其上升沿）。

RJ會隨著樣本數的增多不斷增大，其直方圖滿足高斯分布，通常用其統計后的1個Sigma或RMS值來表示，在抖動測試儀器中得到的RJ通常為RMS值。隨機抖動的來源為熱噪聲、Shot Noise和Flick Noise，與電子器件和半導體器件的電子和空穴特性有關，比如ECL工藝的PLL比TTL和CMOS工藝的PLL有更小的隨機抖動。

DJ是有邊界的、確定性的抖動，來源為：開關電源噪聲、串擾、電磁干擾等等，與電路的設計有關，可以通過優化設計來改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線。

在抖動頻譜中，RJ是頻譜的基底部分，而DJ是抖動頻譜中的尖峰部分。很多測試儀器都是從抖動頻譜來分解抖動的。

時鐘抖動測試注意事項
在時鐘抖動測試中，有以下要點：

選擇合適帶寬：為了準確測量到時鐘的邊沿，通常，示波器的帶寬在時鐘頻率的5倍以上，對于某些邊沿很快的時鐘，甚至需要儀器帶寬大于10倍時鐘主頻。
選擇合適測試點：由于時鐘鏈路可能使用了各種端接策略或者星形拓撲結構，在發送端探測時鐘可能沒有太大的參考意義，通常是在時鐘鏈路的靠近接收端處探測和分析。
保證地線盡量短：探頭的地線較長時，引入的寄生電感可能導致測量到的波形失真，較長的地線構成的信號環路也更容易受到電磁干擾。
信號幅度盡量占滿整個屏幕：示波器的ADC只有8個比特的分辨率，必須讓信號幅度盡量占滿示波器的整個屏幕才可以保證足夠的測試精度。
固定到合適的采樣率：使用合適的采樣率，保證在時鐘的邊沿采集到足夠的采樣點。
抓取足夠的時鐘周期：對于有較低頻率的PJ的時鐘，需要捕獲足夠長的時間才能找到該時鐘的抖動來源。
時鐘抖動評估中的難點
在目前通信設備的時鐘的測試分析中，存在的問題為：芯片、設備、測試儀器廠商對時鐘抖動指標的含義定義不一致。比如有的芯片廠商直接給出抖動的pk-pk值，而沒有指明是那種抖動要求。芯片廠商給出的名稱與測試儀器廠商的名稱一致，但實際描述的含義卻不一致。

有的芯片廠商對時鐘抖動指標要求不嚴謹；有的芯片廠商給出的時鐘抖動的指標要求比較隨意，指標的給出沒有相應的根據。這些原因在于近十年來電子產品的運行速度和時鐘頻率不斷增加，而抖動的知識也在不斷完善與理論化，而某些芯片廠商的文檔對于抖動的定義不規范，給時鐘性能的評估帶來一定的困難，這些需要各自的積累來進行評估。

結語
高速鏈路是各電子設備以后重要的組成部分，其設計、性能分析和評估都是熱門的話題。本文僅對時鐘抖動的基本概念和測試進行相關的探討，而抖動各成分的分離技術、時鐘抖動在時域和頻域表現及他們的關系、抖動的來源、抖動的改善、抖動在不同應用場景下對系統的影響都是電路設計與測試工程師需要深入研究的內容。

參考文獻
《jitter slides》----力科
《Jitter, Noise, and Signal Integrity at High-Speed》---Mike Peng Li