CPLO在電機測速系統中的應用

3基于CpLO的速度測量實現

　　速度測量的電路結構圖如圖2所示。圖2中，在Fl，F2輸入端口分別輸入標準頻率信號Fl和待測的速度脈沖信號F2，計數器1，2分別實現對信號Fl，F2的脈沖個數的計數，鎖存器1，2分別實現對計數器l，2計數值的保存。輸入端口NP有8位，作為預置閘門時間的設定端口，設其輸入值為NP，則預置閘門時間T1為:

　　在電路剛開始工作時，由清零信號CLR對所有計數器、鎖存器和D觸發器清零。這樣，計數器1的計數值NNI的初值為0，故此時NP>NNI，比較器輸出為1，但此時Dl觸發器的輸出F4仍保此初值0，由于F4作用在計數器1，2的使能端，此時計數器沒有開始計數，直到信號F2的上升沿到來后，Dl觸發器的輸出F4才翻轉為l，允許兩計數器計數。隨著計數值的增加，當NNI>NP時，比較器輸出等于o，不過此時計數器仍在計數，直到信號F2的又一上升沿到來后，F4二仇計數器停止計數，利用F4的下降沿(邢的上升沿)將此時的計數值NNI，NNZ分別通過鎖存器1，2鎖存起來。然后利用此時F4=0，經DZ觸發器延時到信號F1的上升沿到來后，對計數器l，2清零。延時清零的原因是為了避免鎖存器鎖存數據與計數器清零同時進行，從而使存儲數據出錯。但由于延時清零，使實際門控信號的上升沿比速度信號F2的上升沿滯后，滯后時間為信號Fl的一個周期。為使檢測結果準確，將計數器1的計數值加1即可。

　　整個電路的仿真結果見圖3，仿真時，將NP的值設為60。從仿真結果申可以看出，F4實質上便是實際門控信號，在F4的第1個上升沿，計數器1，2開始計數，計數值的變化情況見NNI和NNZ的波形。在F4的下降沿(同時對應信號F2的上升沿)，鎖存器將計數值鎖存起來，得到計數值Nl，從，接著對計數器1，2清零。從圖中可以看出，從=8，代表在實際阿門時向內，捕獲了8個速度脈沖，同時對標準信號脈沖個數的計數值為65_(N1=65)o在下一個速度脈沖信號F2的上升沿到來后，開始第二輪測量，測量過程與第一次相同，不過由于速度信號的改變，使這次的實際閘門時間變短(Nlo62)，而此時記錄了19個速度脈沖個數(從=19)。

　　在設計電路時，需考慮計數器溢出的情況。例如，在電機轉速很慢的情況下，兩個速度脈沖信號上升沿間的時間間隔較長，這很長，在該段時間內，計數器1可能會出現溢出情　　況。在該情況下，可用3種方法來解決計數:一是增加計數器1的位數;二是通過增加計數器來對溢出次數另行計數;三是一旦計數器溢出，便認為此時電機的轉速約等于0。這三種方法的選取可根據具體要求而定。

　　4結束語

　　給出了利用CPLD對電機轉速進行檢測的方法，利用可編程器件具有現場可編程的優點，可方便地對測速系統的數字處理部分進行修改與完善。由于該測量電路的結構并不復雜，若計數器和鎖存器都采用8位時，采用Altera公司MAX700o系列的一片EPM7128便可以實現所有功能。通過MAX+PLUSn對文中設計電路進行的仿真分析，可知該系統是可行的。

　　參考文獻

　　1黃正謹.CPLD系統設計與應用.北京:電子工業出版社，2002.

　　2王鎖萍.電子設計自動化(EDA)教程.成都:電子科技大學出版社，2000.

　　3秦繼榮.沈安俊.現代直流伺服控制技術及其系統設計.北京:機械工業出版社，1999.