LTE標準下Turbo碼編譯碼器的集成設計

　　為節省硬件資源，本文設計的Turbo碼譯碼器采用子譯碼器單核復用的結構模式。當子譯碼器模塊作為子譯碼器1時，信息比特順序寫入存儲器后順序讀出到子譯碼器中，L_a2以交織地址寫入存儲器，順序地址讀出作為子譯碼器1的先驗信息，同時校驗位選擇yp1，子譯碼器1根據3個輸入進行SISO(軟輸入軟輸出)譯碼運算，得到新的L_a2及L_e；此后子譯碼器作為子譯碼器2，以交織地址將ys從存儲器中讀出，L_a2以順序地址寫入存儲器，交織地址讀出作為子譯碼器2的先驗信息，同時校驗位選擇yp2，子譯碼器2根據3個輸入進行SISO(軟輸入軟輸出)譯碼運算，得到新的L_a2及L_e，完成一次迭代。在滿足迭代停止準則以后，將L_e解交織后進行硬判決，得到譯碼序列。

　　設計中，子譯碼器采用復雜度與性能折中的Max-Log-MAP譯碼算法。根據輸入的信息位、校驗位及先驗概率信息，在時序控制模塊的管理下，分別進行分支轉移度量、前向狀態度量、后向狀態度量和對數似然比的計算及存儲，以備下次譯碼運算調用。

　　依據初始化分支轉移度量值，由(13，15)RSC的籬笆圖，找出當前時刻前向狀態度量與前一時刻前向狀態度量的對應關系[7]，計算當前時刻的前向狀態度量。依次遞推，為防止數據溢出范圍，每次迭代對其進行歸一化處理，得到實現框圖如圖5所示。后向狀態度量與前向狀態度量具有相似的運算結構，只是逆向遞推而已。

　　由對數似然比的定義，將得到的分支轉移度量、前向狀態度量和后向狀態度量代入運算公式[8]，對3種輸入參量進行組合運算，然后取出“1”路徑8種狀態中的最小值和“0”路徑8種狀態的最小值，做差即得到Max-Log-MAP算法中的對數似然比。迭代數次后進行輔助硬判決，解交織輸出即為傳回信宿的譯碼序列。

3 系統實現與仿真結果分析

　　在Quartus Ⅱ開發工具上，以Stratix III 系列的EP3-SL150F1152C2為配置平臺，用Verilog HDL語言對上述各功能模塊進行編程建模，調試統一后編譯綜合，得到編譯碼器主要硬件資源占用情況如表1所示。

　　建立波形文件，分別對Turbo碼進行時序仿真，得到信息幀長分別配置為128、512時，Turbo碼編碼器的仿真波形如圖6(a)、圖6(b)所示。''

　　圖6中，每幀碼字序列的結尾，都有12個系統尾比特，以使編碼器寄存器回歸全零狀態。經多次驗證，與Matlab仿真數據進行對比，結果正確。

　　將編碼碼字量化后存儲于ROM中，提供給譯碼器進行時序仿真，得到信息幀長分別配置為128、512(碼字序列長度分別為396、1 548)時，Turbo碼譯碼器的仿真波形如圖7(a)、圖7(b)所示。

　　圖7中，譯碼器首先根據幀長設置初始化交織圖樣，然后對系統碼字解復接，得到信息序列（ys）、校驗位1（yp1）及校驗位2（yp2），與外信息（L_all）一起輸入子譯碼器進行SISO譯碼運算，迭代6次以后判決得到譯碼結果（decoderout）。

　　設置不同的信息幀長，經多次仿真驗證，均能正確實現編譯碼功能。將程序下載配置到EP3SL150F1152C2中，利用VC軟件編寫測試窗口，進行測試。結果顯示，本設計可以利用外圍鍵盤電路自行輸入幀長，進行交織運算，得到交織圖樣，并能正確實現Turbo編譯碼功能，達到了設計要求。

　　本設計以LTE為應用背景，實現了一種可根據信道環境現場配置幀長的Turbo編譯碼的硬件方案。將QPP交織算法集成于FPGA內部，充分利用其時鐘頻率高、速度快的優勢，減小了外圍接口電路消耗。在系統初始化時進行交織運算，先于Turbo編譯碼進程開始，兩者分時工作，協調統一，不會帶來額外的時延。所實現的Turbo碼編譯碼器是一種比較理想的通用型方案，為LTE標準下Turbo編解碼專用集成芯片的開發與推廣提供了參考。