基于FPGA的高速數傳中定時同步設計

5 算法實現

在Matlab仿真性能得到保證的前提下，文中對該算法進行了硬件實現，并取得了良好的效果。算法硬件實現流程，如圖7所示。

信號源部分使用信號發生器產生300 MHz的BPSK信號，A/D采樣率為1.2 GHz，A/D直接對基帶信號以4倍的符號率采樣，匹配濾波的滾降系數為0.5，數字處理部分采用Xilinx公司的Virtex-4系列FPGA芯片。算法實現消耗8%的Slices以及14%的DSP48s。

使用Chipscope觀察，當信噪比為15 dB時，定時同步前后的星座圖對比如圖8所示。

6 結束語

設計了基于數字濾波平方的全數字接收機定時同步方法，定時同步環路主要由定時誤差提取、定時控制與內插濾波器3部分組成。其中定時誤差是由基帶采樣信號進行離散傅里葉變換提取得到，并且文中設計了一種適用于高速通信下的并行實現結構，內插系數由定時控制模塊計算的小數間隔確定，從定時控制模塊計算出的整數間隔相當于重采樣時鐘，對內插后的信號進行采樣，即可得到同步數據。數字濾波平方法屬于非數據輔助型，對載波不敏感，可以先于載波同步進行，算法實現結構屬于前饋式，適合于突發通信、運算簡單、系統實現方便，Matlab仿真與硬件實現結果表明，該設計方案可以較好地解決定時問題。