一種新型告訴浮點多DSP并行處理系統結構

　　ADSP-21161N的內部存儲器是針對滿足多處理器系統I/O的需要設計的，片內的雙口RAM允許在處理器核進行雙數據訪問的同時進行全速的處理器間傳送，而不需要從處理器核竊取周期使處理器保持完整的100MIPS、600MFLOPS的性能。通過軟件的設計，6片ADSP-21261N組成的一個統一的族式多處理器系統，可以將多處理器配置成數字并行或者是控制并行系統。由于各處理器節點內核之間不相互制約，這樣一個系統可以達到3600MFLOPS的運算速度，對于通常的信號處理工作完全可以做到實時處理。

　　簇內存在一個瓶頸，這是因為在每個周期里只有兩個處理器可以通過共享的總線進行通信，其它的處理器則被阻塞，直到總線被釋放為止。由于ADSP-21161N也可以在一個族中進行點對點的鏈路口傳送，該瓶頸很容易被消除。通過普通總線可以動態的建立和激活處理器間的數據鏈接。由于ADSP-21161N僅有兩個鏈接口，各處理器間只能兩兩相連構成一條鏈路，不相鄰的兩個處理器節點之間的通信則要通過中間節點給予支持。但由于ADSP-21161N的鏈路口數據傳輸速率為100MB/s，而且傳輸字寬為8bit，基本可以消除此瓶頸的影響。

　　2.3 多處理器總線仲裁

　　多個ADSP-21161N可以共享外部總線，而不需要另外的仲裁電路。總線仲裁是通過使用BR1-BR6、HBR和HBG等信號完成的。BR1-BR6在多個ADSP-21161N之間進行仲裁，HBR和HBG完成ADSP-21161N主處理器和主機處理器之間的部控制權傳遞。總線仲裁可以采用跑步 同的優先權機制解決總線請求的競爭：固定優先權和循環優先權。RPBA管腳決定使用哪種優先權機制。當RPBA為高電平時選擇循環優當RPBA為低電平野外選擇固定優先。由于循環優先機制控制比較復雜，因此一般可和固定優先機制，經過實驗檢驗，固定優先機制很容易用，而且效果不錯。在固定優先機制中，參與競爭總線的ADSP-21161N中，ID號最小的ADSP-21161N將成為主處理器，從而可以將先級羅高的處理工作放在ID號較小的處理器中。在軟件優先權控制上則需要較少的運算開銷。

　　多處理器系統中各ADSP-21161N之間的BR1-BR6要連在一起，用到的BRx線的數量等于系統中ADSP-21161N的數量。每個處理器驅動與自身ID2-0輸入相對應的BRx管腳，并且監視其它處理器的BRx管腳。如果系統中的ADSP-21161N少于6片，未用的BRx管腳應上拉為高電平。