基于DSP+FPGA多通道單端／差分信號采集系統
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除此之外，在FPGA中開辟一個字長為32位的FIFO，低16位存入A／D采樣的數據，高16位存入該數據對應的通道號，FIFO半滿，則給DSP發中斷，由DSP將A／D采樣后的數據讀出，以便后續處理。要注意的是，FIFO深度不能設置得太淺，否則會很快達到半滿，導致DSP對中斷響應不過來。
3 結果驗證
按照以上設計思路，完成硬件電路、FPGA內邏輯和DSP的程序設計，使用QuartusII中的在線邏輯分析儀SignalTapII Logic Analyzer對結果進行采樣分析，圖4所示為在DSP設置使能通道為30和31，并且均為單端的條件下采到的結果，與期望結果一致，類似這樣通過多次改變控制條件采樣分析發現，該系統可以正確地實現之前所描述的功能，從而驗證了該設計的合理正確性。本文引用地址：http://www.104case.com/article/241675.htm
4 結束語
由于DSP+FPGA協同工作平臺的優越性，使其在信號處理中的應用越來越廣泛。文中介紹了一種基于DSP+FPGA的平臺，并利用ADS8517構成的一個具有多通道單端／差分的A／D信號采集系統。該系統的使能通道數可選，單端／差分方式可設置，采樣率可改變，機動靈活，可以應用在諸多信號采集以及測試系統中。
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