基于一種通用SPI總線接口的FPGA設計與實現

　　SPI串行通信接口是一種常用的標準接口，由于其使用簡單方便且節省系統資源，很多芯片都支持該接口，應用相當廣泛。SPI接口的擴展有硬件和軟件兩種方法, 軟件模擬 SPI接口方法雖然簡單方便, 但是速度受到限制，在高速且日益復雜的數字系統中，這種方法顯然無法滿足系統要求，所以采用硬件的方法實現最為切實可行。當前，基于主從處理器結構的系統架構已經成為一種主流（如 DSP+FPGA,MCU+FPGA等），FPGA是在 ASIC的基礎發展出來的，它克服了專用 ASIC不夠靈活的缺點。與其他中小規模集成電路相比，其優點主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據需要配置，對電路的修改和維護很方便。目前， FPGA的容量已經跨過了百萬門級，使得 FPGA成為解決系統級設計的重要選擇方案之一。在這種架構下，應用 FPGA來構建 SPI通信接口是切實可行的。傳統 SPI接口的 FPGA實現往往使用廠家提供的 IP核實現，但是經筆者實踐發現，這種方法雖然能夠滿足基本 SPI通信要求而且速度比較快，但是設計不夠靈活，不利于功能擴展，例如用戶無法知道其內部工作狀況，控制信號時序復雜等，用戶使用時往往覺得困難，另外，該 IP核不是免費的。基于此，本文將提出一種新的基于 FPGA的 SPI接口設計方法。

　　二、SPI總線原理

　　SPI總線由四根線組成:串行時鐘線(SCK),主機輸出從機輸入線(MOSI),主機輸入從機輸出線(MISO),還有一根是從機選擇線(SS),它們在與總線相連的各個設備之間傳送信息。

　　SPI總線中所有的數據傳輸由串行時鐘SCK來進行同步,每個時鐘脈沖傳送1比特數據。SCK由主機產生,是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數據的傳輸。CPOL=“0”表示 SCK的靜止狀態為低電平,CPOL =“1”則表示SCK 靜止狀態為高電平。時鐘相位(CPHA)可以用來選擇兩種不同的數據傳輸模式。如果 CPHA =“0”,數據在信號 SS聲明后的第一個 SCK邊沿有效。而當 CPHA=“1”時, 數據在信號 SS聲明后的第二個 SCK邊沿才有效。因此,主機與從機中 SPI設備的時鐘相位和極性必須要一致才能進行通信。

　　SPI可工作在主模式或從模式下。在主模式,每一位數據的發送接收需要 1次時鐘作用，而在從模式下, 每一位數據都是在接收到時鐘信號之后才發送接收。

　　三、設計原理

　　本系統用硬件描述語言 VHDL描述，可 IP復用的通用結構。

　　1、典型應用

　　SPI接口的典型應用如圖 1所示。微處理器與從設備通過發送指令的方式實現雙向數據傳輸。

　　2、模塊設計

　　根據 SPI總線的原理，可分為以下功能模塊：通信模塊，控制模塊，FIFO模塊(緩沖存儲器)，配置模塊，數據收發模塊，如圖 2所示。

　　2.1通信模塊

　　這個模塊實現與微處理器的通信，接收微處理器的數據和指令，通過指令解析，發出控制信號。該模塊定義的寄存器包括發送數據寄存器，接收數據寄存器，測試數據寄存器，接收測試數據寄存器，指令寄存器，配置寄存器，狀態寄存器，各寄存器詳述如下：

　　 發送數據寄存器：可寫寄存器，接收微處理器發送的數據，而后暫存于 FIFO模塊中；

　　 接收數據寄存器：可讀寄存器，當收到?讀數據?指令時，該寄存器將從 FIFO中讀入數據且通過數據總線發送至微處理器;

　　 測試數據寄存器：可寫寄存器，用于在測試模式下接收測試數據，而后暫存于 FIFO模塊中；

　　 接收測試數據寄存器：可讀寄存器，當收到?讀測試數據?指令時，該寄存器讀入 FIFO中的測試數據，并通過數據總線發送至微處理器，以測試各功能模塊工作是否正常；

　　 指令寄存器：可寫寄存器，接收微處理器的指令，通過指令解析后，往其它模塊發出相應的控制信號，包括發送數據指令，讀數據指令，復位指令，寫測試數據指令，讀測試數據指令；

　　 配置寄存器：可寫寄存器，用于保存 SPI配置參數，包括時鐘分頻倍數、相位、移位順序、幀長度等。該寄存器的值將被轉發至配置模塊。

　　 狀態寄存器：只讀寄存器，控制模塊將狀態機狀態寫入該寄存器，供微處理器查詢 SPI

　　工作狀態；

　　2.2控制模塊

　　控制模塊是本系統的核心，控制著整個工作流程，為了方便結構化設計，本模塊設計了狀態機。根據 SPI總線的原理可將總線分為五種狀態，分別是等待狀態、數據發送狀態、數據接收狀態、數據接收完畢狀態、在線測試狀態。各狀態之間的關系如圖 2所示：

　　2.3 FIFO模塊由于微處理器的寫數據速率遠比串口輸出速率快得多，所以必須先將數據保存于緩沖區，FIFO的容量應根據通信數據量的大小來確定，在本設計中，由于數據量不大，所以定義了一個 64 X 8位的異步 FIFO寄存器，用于保存收發數據，用 VHDL硬件描述語言描述的FIFO是一個 64 X 8位的數組。模塊包括兩個時鐘信號，寫入和讀出數據總線，滿標志和空標志信號，當 FIFO為滿標志時，寫入的數據將被忽略。

　　2.4配置模塊 該模塊設計了2 個 3 X 12位的RAM，一個用于保存主機模塊配置參數，另一個用于保存從機模式配置參數，每次主從機模式切換時將配置參數發送到數據收發模塊。數據收發模塊根據配置參數調整分頻倍數、相位、輸出順序（高位先出或低位先出）、幀長度等。

　　2.5數據收發模塊

　　該模塊實現與從設備的通信。在主機模式下，將 FIFO的并行數據進行并串變換，然后通過 MOSI引腳輸出數據，并同時輸出驅動時鐘和控制信號（低電平）。在從機模式下將串行輸入的數據串并變換后寫入 FIFO模塊中。

　　四、仿真與驗證

　　將用 vhdl描述好的 SPI接口電路用 synplify進行綜合，然后用 modelsim軟件進行仿真。先仿真微處理器通過 SPI接口發送數據過程，在地址總線上輸入指令寄存器地址，在數據總線上輸入發送數據指令，工作時鐘為89.6M，然后在地址總線上輸入寫數據寄存器地址，在數據總線上輸入數據 01010101。得到如圖 3所示的部分管腳的波形。

　　然后仿真從設備發送數據過程，首先往 SPI模塊的 ss管腳輸入低電平，同時從 sclk管腳輸入驅動時鐘，在 mosi管腳輸入數據，得到圖 4所示的波形。

　　用 quartus軟件進行編譯后，將生成的網表文件通過 JTAG下載到 altera公司的 acex1k系列 EP1k30TC144-3運行，配合設計好的單片機程序，分別給 FPGA輸入 44.8M和 89.6M工作時鐘，在 quartus的 signal tap的輔助分析下都得到了正確的結果。 EP1k30TC144-3芯片共有1728個邏輯單元，本設計使用了 138個，占系統資源的7%，是個比較理想的結果。

　　五、結束語隨著半導體技術的進步，FPGA的價格越來越便宜，工作頻率越來越高，使用 FPGA實現 SPI通信接口是切實可行的，本文作者創新點：

　　1、將總線控制信號封裝成指令，使用者只需通過發送指令的方式操作，避免了復雜的時序邏輯設計問題。

　　2、可以在 SPI工作過程中隨時調整配置參數。 3、充分考慮了可測試性設計，使用者可隨時查看 SPI總線工作狀態。