基于FPGA助力高端存儲器接口設計

　　關鍵問題之一就是如何滿足各種讀取數據捕捉需求以實現高速接口。隨著數據有效窗越來越小，該問題也益發重要；同時，更具挑戰性的問題是，如何讓接收到的時鐘與數據中心對準。

　　基于FPGA、ASIC和ASSP控制器的設計所采用的傳統方法是使用鎖相環或延遲鎖定環電路，以保證在源時鐘和用于捕捉數據的時鐘間具有固定的相移或延時。該方法的一個明顯缺點是延時是固定的單一值，且在整個設計周期是預先設定好的。但在實際系統中，由到不同存儲器器件的不同布線、FPGA間的變異以及工藝、電壓和溫度等系統條件所引發的難以預測的變化很容易帶來偏差，因此，預先設定的相移是不準確的。

　　現在，領先FPGA供應商提供的新的硅特性、以及硬件經過驗證的參考設計已克服了這些挑戰。此外，工程師還必須遵循一些基本規則以縮短設計周期。

　　應該：

　　利用最新的FPGA硅特性來構建接口。這樣做將減少FPGA邏輯資源使用，優化功耗并提高時序余裕。分辨率75 ps的可調輸入延時時拍等I/O硅特性可支持精準的時鐘到數據對中。

　　采用動態校準機制來調整時鐘和選通脈沖的關系并將FPGA時鐘對準讀取數據的中心。這種方案可提供運行時調整以補償設計過程中無法考慮到的所有系統變異。

　　采用領先FPGA供應商提供的硬件經過驗證的參考設計。用戶在自己的定制設計中，可把參考設計作為起點，從而節省寶貴的時間和資源。

　　根據PCB和FPGA設計，驗證同時切換輸出的一致性。采用具有電源管腳均勻分布的新FPGA封裝，通過有效改善信號返回電流路徑降低SSO噪聲。該技術可支持更寬的數據總線。

　　運行Ibis仿真以確保信號質量。此舉將有助于為不同信號選擇和調整終接端子。在分析中，利用實際PCB布局來運行仿真，以綜合串擾、去耦、終止和線跡配置的影響。
　　
　　避免：

　　在讀周期中，采用固定相移延時使時鐘或選通脈沖對中數據有效窗。當數據速率很高時，由于在設計期間無法考慮到的工藝、電壓和溫度等系統變異，這么做可能減小設計余裕。

　　跳過功能性和布局-布線后仿真步驟不執行。這些步驟所花的時間往往可在硬件調試期間得到幾倍的回報。另外，當需要最佳性能時，布局后仿真是接口調試的良好工具。

　　任意選取管腳，選擇時僅憑借經驗和常識。一般來說，應該把數據位集中在一起，并保持在一或兩個時鐘區內，這樣可以產生好的結果。另外，還要考慮FPGA裸片內的接口映射，它應靠近實現接口的區域，以減小內部布線延時。 ; 假定驅動器的阻抗為0歐姆。總線上負載越大意味著對信號完整性約束的要求越嚴格。就深接口來說，考慮利用幾個帶寄存器的DIMM來達到期望的存儲器深度(帶寄存器DIMM的地址網絡的負載僅為1，而無緩沖器的DIMM的負載是18)。

　　PCB布局中，在通過接口的返回路徑上出現中斷和障礙物。中斷將使返回電流的路徑更長，并會在系統中產生有害噪聲。