利用FPGA解決TMS320C54K與SDRAM的接口問題

1 SDRAM介紹

　　本文采用的SDRAM為TMS626812A，它內部分為兩條，每條1M字節，數據寬度為8位，故存儲總容量為2M字節。

所有輸入和輸出操作都是在時鐘CLK上升沿的作用下進行的，刷新時鐘交替刷新內部的兩條RAM。TMS626812A主要有六條控制命令，它們是：條激活/行地址入口、列地址入口/寫操作、列地址入口/讀操作、條無效、自動刷新、自行刷新。SDRAM與TMS320C54ｘ接口中用到的命令主要有： MRS、 DEAC、 ACTＶ、WRT－P、READ－P和REFR。這里，設計目的就是產生控制信號來滿足這些命令的時序要求。關于TMS626812A的具體說明可以查看其數據手冊。

2 SDRAM與TMS320C54ｘ之間的通用接口

　　DSP I/F代表TMS320C54ｘ端接口單元，SDRAM CNTL 代表SDRAM 端接口控制單元。SDRAM被設置成一次性讀寫128個字節，而DSP一次只讀寫一個字節，因而建立了兩個緩沖區B0、B1來緩存和中轉數據。B0、B1大小都為128字節，而且映射到DSP中的同一地址空間。

盡管B0、B1對應于同一地址空間，但對兩個緩沖區不能在同一時刻進行合法訪問。實際上，當B0被DSP訪問時，B1就被SDRAM訪問，反之也成立。若DSP向B1寫數據，SDRAM就從B0讀數據；而當SDRAM的數據寫到B0中時，DSP就從B1讀數據。兩者同時從同一緩沖區讀或寫都將激發錯誤。上邊所述的數據轉移方式有兩種好處：一是加速了TMS320C54ｘ的訪問速度，二是解決了二者之間的時鐘不同步問題。

3 FPGA中的硬件設計

TMS320C54ｘ為外部存儲器的擴展提供了下列信號CLK、CS、A0～A15、D0～D15、RW、MSTRB、ISTRB、IS而SDRAM接收下列信號CLK、CKE、CS、DＱM、W、RAS、CAS、A0～A11。由于兩端控制信號不同，需要在DSP與SDRAM之間加上控制邏輯，以便將從DSP過來的信號解釋成SDRAM能夠接收的信號。圖3是用FPGA設計的頂層硬件接口圖。

圖中主要有三個模塊：DSP－IO、DMA＿BUF和SD－CMD。其中DSP－IO是DSP端的接口，用來解碼TMS320C54ｘ發送的SDRAM地址和命令。DMA＿BUF代表緩沖區B0、B1。SD＿CMD模塊用來產生SDRAM訪問所需的各種信號。

DSP＿IO模塊又包括IO＿DMA、DSP＿BUF和DSP＿READ。IO＿DMA產生SDRAM的命令信號即圖3中的DSP＿RDＹ、DSP＿SD＿RW、DSP＿SD＿BANK＿SW、DSP＿SD＿ADDR20．．0、DSP＿SD＿ADDR＿RESET、DSP＿SD＿START。DSP＿BUF產生訪問B0、B1的地址、數據和控制信號，圖3中指DSP＿SD＿BUFCLKI、DSP＿SD＿BUFCLKO、DSP＿SD＿BUFWE、DSP＿SD＿BUFADDR6．．0、DSP＿SD＿BUFIN7．．0。DSP－READ子模塊用來控制DSP的讀寫方向。 DMA＿BUF分為B0、B1兩個緩沖區，用來進行數據傳送每個緩沖區的輸入輸出信號包括CLKI、CLKO、WE、ADDR6－0、DATA＿IN7－0、DATA＿OUT7－0。BANK＿SW是一個開關信號用于DSP和SDRAM對B0、B1的切換訪問。

SD＿CMD模塊包括刷新、讀、寫功能。當DSP芯片發出SDRAM讀命令時，128字節的數據從SDRAM中讀出來并被存儲到B0或B1中，當DSP發出寫命令之時，128字節的數據傳到B0或B1之中并被最終寫到SDRAM中。

4 軟件設計

TMS626812A SDRAM有兩兆字節的存儲容量。所以DSP用兩個I/O地址向FPGA傳送訪問SDRAM的高低地址。此文中該兩個I/O地址對應于圖4中的03ｈDMA＿ADDＨ和04ｈDMA＿ADDL。另外，還有一個I/O地址圖4中的05ｈ用來向FPGA傳送命令產生SDRAM訪問的信號。

DSP向SDRAM寫數據時的操作步驟如下：

1數據先被寫到B0或B1。

2SDRAM的訪問地址經由DSP的I/O地址DMA＿ADDＨ和DMA＿ADDL發送到FPGA中。

3DSP向FPGA發出一個命令(I/O地址為DMA＿CTL)產生控制信號，使SDRAM從B0或B1中讀取數值。

DSP從SDRAM讀數據的操作步驟如下：

1DSP傳送訪問SDRAM的地址。

2DSP經由FPGA傳送一個命令，使得數據從SDRAM中讀到FPGA中。

3DSP從B0或B1中讀得數據。

具體設計時，應參考相關資料進行補充。不同的DSP與不同類型的SDRAM接口時，會有細微的區別，電路設計完畢后要進行認真而多方面的測試。