DSP接口效率的分析與提高

２總線不兼容的情況

有一類芯片的總線接口是分時復用的，如ＣＡＮ總線控制器ＳＪＡ１０００。ＳＪＡ１０００有８位的數據和地址復用的總線，可以和多種ＭＣＵ直接相連。一次總線操作開始時，總線先傳遞此次操作訪問的地址，在ＡＬＥ信號將地址鎖存后，再進行數據讀寫。而ＤＳＰ的數據總線和地址總線被并行地引出，這種并行結構比分時復用的串行結構先進，有著高一倍的帶寬。但ＤＳＰ被設計時并沒有考慮過會在芯片外將并行的總線再串行化，也就沒有設計相應的輔助信號來完成這種轉換。這使得完全使用硬件方法進行串行轉換比較困難。此類問題通常使用軟件和硬件配合解決，并不真正地靠硬件進行轉換，而是把一次總線操作分解成兩步。先把此次操作的目標地址作為數據送到總線上，同時通過硬件產生一個鎖存信號將其鎖存。然后再進行讀寫操作，讀寫操作的目標地址就是上一步被鎖存的地址。

使用這種辦法，硬件和軟件都不需要進行復雜的變換。唯一的缺點是指令的效率變低了。由于ＳＪＡ１０００的讀寫周期一般是ＤＳＰ的指令周期的幾倍，一次訪問被分解成兩次后多消耗的時間不能忽略。還有一個更重要的影響是，這種轉換方法在尋址時無法使用ＤＳＰ的并行尋址功能，必須使用另外的變量獨立運算。在多數的ＣＡＮ總線應用中，這種處理方法不會對系統的整體性能產生太大的影響。但在有的系統中，這種低效是不可容忍的，如由ＤＳＰ和ＳＪＡ１０００組成的ＣＡＮ總線網關，它含有多個ＳＪＡ１０００芯片，并且在ＳＪＡ１０００之間需要經常進行數據塊的搬移。對于次數頻繁并且尋址有規律的操作，利用ＤＳＰ的并行尋址功能將極大地提高程序的效率。以下程序段可在兩個不同網段的ＳＪＡ１０００之間完成一幀消息搬移功能（它在每次操作的同時對下次操作的地址進行并行尋址）：Ｌａｒａｒ０，ｍｌｅｎｇｔｈ；取消息的長度
Ｌａｒａｒ１，＃ＳＪＡ１＿Ａ；一個ＳＪＡ１０００中接收郵箱的首地址
Ｌａｒａｒ２，＃ＳＪＡ２＿Ｓ；另一個ＳＪＡ１０００中發送郵箱的首地址
Ｍａｒ*，ａｒ０
Ｍａｒ*－，ａｒ１
Ｌｏｏｐ：?；復制一幀消息
Ｌａｃｌ*＋，ａｒ２
Ｓａｃｌ*＋，ａｒ０
Ｂａｎｚｌｏｏｐ?*－，ａｒ１

如果按上述方法改寫這段程序，不僅對ＳＪＡ１０００的操作時間要增加一倍，而且每次操作前都要對地址進行運算，使得完成同樣功能的程序運行時間要增加到原來的３～４倍。

這時，只有使用純硬件的解決方法才能獲得理想的效果。設計的關鍵是生成合適的鎖存信號ＡＬＥ，使它能夠滿足ＳＪＡ１０００的時序要求。通過研究ＤＳＰ控制信號的時序可以發現，從地址建立到讀寫控制信號有效大約要經歷二分之一個ＣＰＵ時鐘的時間，而ＳＪＡ１０００的ＡＬＥ信號要求的最小寬度為８ｎｓ，因此對于主頻在５０ＭＨｚ（ＣＰＵ時鐘為２０ｎｓ）以下的ＤＳＰ，可以利用這二分之一個ＣＰＵ時鐘的時間間隙生成ＡＬＥ信號。圖３給出了含兩片ＳＪＡ１０００的接口電路圖。除了片選信號外，這兩片ＳＪＡ１０００的總線和其它控制信號都連在一起。假設ＳＪＡ１０００的片選地址為０Ｘ８ｘｘｘ和０Ｘ９ｘｘｘ，各引腳定義與圖中對應，則ＧＡＬ中的邏輯關系如下：

／ＡＤＤＲ＿Ｇ＝ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ*ＲＤ*ＷＲ
／ＤＡＴＡ＿Ｇ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＡＤＤＲ＿Ｇ
／ＷＲ＝／ＤＳＰ＿ＷＲ*／ＡＬＥ
／ＲＤ＝／ＤＳＰ＿ＲＤ*／ＡＬＥ
ＡＬＥ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ
／ＣＳ１＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
?／ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ
／ＣＳ２＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
?ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ

對其中一片進行讀寫操作，則時序關系如圖４所示。

其中，ｔｗｒ、ｔｗｗ分別為ＤＳＰ讀、寫時的ＡＬＥ信號寬度，它們都接近１／２個ＣＬＫＯＵＴ的周期。ｔ為ＡＬＥ的下降沿到ＲＤ、ＷＲ有效的時間，它由ＧＡＬ翻轉的延時產生，為１０ｎｓ以上（注：本圖中ＤＳＰ的時序來自ＴＭＳ３２０Ｃ２４ｘｘＡ系列，不同系列的ＤＳＰ產品之間時序可能有細微的差別）。對于主頻高于５０ＭＨｚ的ＤＳＰ，應當使用有更高工作頻率的可編程邏輯器件，并將前面介紹的計數器引入可編程邏輯器件內，來產生滿足時序要求的鎖存信號。

本文介紹的兩種高效率的ＤＳＰ接口的設計方法，去掉了在ＤＳＰ訪問外設時任何不必要的時間消耗。當然，效率的提高是以增加硬件的復雜度為代價的，在能夠滿足設計要求的前提下，設計者應該選擇簡單的設計方案。而對于頻繁進行外設訪問的高性能系統，本文提供了理想的接口方案。