基于CPCI總線的智能AD/DA模塊設計

2．6 電平轉換設計

由于DSP的接口電平為3．3 V，CPLD和PC19052接口電平為5 V，為了將兩部分兼容起來，需要使用電平轉換緩沖芯片。如圖5所示該器件有兩個供電電源、兩個方向控制端、兩個使能端。通過連接不同的電壓源可以為器件的信號引腳提供不同的電平。



2．7 A/D，D/A設計

A/D和D/A芯片通過電平緩沖期間與DSP的地址數據總線連接，由DSP芯片負責A/D和D/A的初始化以及讀寫控制。

3 CPLD邏輯設計

CPLD片內邏輯實現描述框圖見圖6。在CPLD內部主要實現了三個的功能，與DSP總線的邏輯接口、內部的寄存器、控制邏輯。



與DSP總線的接口邏輯實現與DSP邏輯接口，使DSP對CPLD的內部寄存器可以進行訪問。狀態寄存器為只讀寄存器，用來讀取中斷狀態、與雙口RAM進行通信的標志位等信息；控制寄存器為只寫寄存器，用來控制中斷屏蔽、修改通信的標志位。組合邏輯主要用來進行地址譯碼、讀寫譯碼。

4 DSP軟件設計

DSP軟件開發主要是在TI提供的集成開發環境CCS下，充分利用實時操作系統DSP/BIOS的強大功能，結合自己特定的處理算法．快速構筑一個滿足需求的高效率的軟件系統。在設計中，對DSP的初始化是必須的，該設計主要應用于實時控制系統中，其電路的主要功能是用于采集、運算、輸出。程序流程圖如圖7所示，上電后存儲在FLASH內的程序開始運行，DSP開始依次初始化RAM存儲器、CPLD內部寄存器、A/D寄存器、D/A寄存器。初始化完成后開始讀取A/D輸入，由于A/D轉換速度比讀取的速度慢，在讀取過程中需要查詢A/D轉換狀態，等待A/D芯片輸出轉換完成信號。將讀取的數據寫入雙口RAM的指定位置，并刷新雙口RAM和CPLD內部的標志位，通知主機讀取數據。對A/D數據進行運算，根據運算結果控制D/A輸出，等待查詢D/A轉換完成之后，程序再次跳轉至讀取A/D。



5 結 語

將該設計用于某一伺服控制系統，實現了系統功能，同時對系統的穩定性和可靠性給予了足夠的關注。經長時間考核，本系統運行穩定可靠。