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        基于Actel反熔絲FPGA的高速DDR接口設(shè)計(jì)

        作者: 時(shí)間:2013-05-23 來源:網(wǎng)絡(luò) 收藏

          2 仿真及優(yōu)化

          在 公司的編程環(huán)境IDE V9. 0 中進(jìn)行編程仿真。使用Modelsim 6. 5d 進(jìn)行行為仿真,仿真波形如圖8 所示。由圖8 可見變換后數(shù)據(jù)符合預(yù)期,功能實(shí)現(xiàn)正確。

          使用Modelsim 6. 5d 進(jìn)行布局布線后仿真,仿真波形如圖9 所示。由圖9 可見各路數(shù)據(jù)均存在毛刺,毛刺的最大寬度達(dá)到了1. 8ns,這超出了DAC 器件對于輸入并行數(shù)據(jù)相位差小于1ns 的要求。可能導(dǎo)致DAC 采樣錯(cuò)誤。

          分析最終輸出數(shù)據(jù)毛刺產(chǎn)生的原因,應(yīng)當(dāng)是每路數(shù)據(jù)的14bit 單獨(dú)信號(hào)之間路徑的延時(shí)不同導(dǎo)致的。而數(shù)據(jù)在輸出之前大部分環(huán)節(jié)都是由全局時(shí)鐘進(jìn)行同步處理,可以保證嚴(yán)格的同步,除了選擇器Multiplexor 輸出到IO 端口部分走線,因?yàn)樵贛ultiplexor的輸出環(huán)節(jié)不會(huì)再有時(shí)鐘采樣,因此該部分多路信號(hào)延遲差異無法消除。檢查布局布線后底層的布局圖,如圖10 所示,深黑色的單元即為Multiplexor,顯然各個(gè)Multiplexor 與對應(yīng)IO 口的距離差別較大,驗(yàn)證了之前的分析。

          根據(jù)前段分析,對Multiplexor 的位置進(jìn)行手動(dòng)優(yōu)化,即在底層布局圖中將所有Multiplexor 均調(diào)整到盡量接近IO 端口的位置,保證多路信號(hào)在Multiplexor后端延遲盡量一致,優(yōu)化后鎖定這些Multiplexor的位置,如圖11 所示。

          優(yōu)化Multiplexor 布局后重新進(jìn)行后仿真,仿真結(jié)果如圖12 所示。由圖12 可見,最大毛刺寬度僅為500ps 左右,完全滿足DAC 要求的1ns.可見,優(yōu)化后的方案合理、可行的實(shí)現(xiàn)了要求的功能。

          圖12 優(yōu)化底層布局中Multiplexor 位置后的后仿真

          文章中闡述的方法不僅僅局限于FPGA 與DAC之間的接口設(shè)計(jì),也適用于FPGA 與其他高速芯片的通信,例如FPGA、DSP、SDRAM 等等支持DDR 接口的器件,同時(shí),對于板級(jí)及單元級(jí)的通信,使用該方法可以有效降低線纜傳輸信號(hào)速率,使得系統(tǒng)各個(gè)環(huán)節(jié)的設(shè)計(jì)更為簡單。

          3 結(jié)束語

          文章分析了 公司FPGA 相對于常用的SRAM 型FPGA 在衛(wèi)星產(chǎn)品中應(yīng)用的優(yōu)點(diǎn),并就一種常見的應(yīng)用目標(biāo),提出基于 公司RTAX-S 系列抗輻射FPGA 的高速DDR 輸出接口的設(shè)計(jì)方法,并通過優(yōu)化得到符合要求的結(jié)果,為FPGA 在衛(wèi)星產(chǎn)品中的高速設(shè)計(jì)、應(yīng)用提供了技術(shù)保障。


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