基于CN8980芯片組的HDSL2設備設計

CN8980芯片組的結構與特性
CN8980芯片組由兩部分組成：模擬部分和數字部分。
模擬部分
AFE和線路驅動實現線路信號的傳送與接收功能，線路信號包含兩種模式：HDSL2 OPTIS和HDSL1 2B1Q。其功能模塊包含D/A和A/D變換，數據變換的反混疊(anti-aliasing)，信號濾波，增益控制和線路驅動。AFE由DSP收發器進行控制。
數字部分
?可旁路的成幀器/映射器
成幀器/映射器是一個高性能的比特流處理引擎，可以處理任何HDSL幀結構，支持ANSI HDSL2 和ETSI HDSL1標準幀結構。它進行EOC(嵌入操作信道)，和有效載荷比特的插入和提取，數據的加擾處理，比特填充，以及同步檢測。CN8980成幀器支持原始速率的T1/E1成幀和非幀模式，同步和異步有效載荷映射，以及每個時隙隨機或固定數據插入。此外，它還能夠進行外部時隙增減控制，比特誤碼率測量，以及支持1、2、4、8比特時隙的可編程有效載荷映射。
?采用格柵編碼的速率自適應比特泵DSP
速率自適應DSP負責回波抵消，線路均衡和數據編碼。能夠進行2、4、8、16電平PAM編碼，包含集成軟件控制的時鐘用于恢復和合成功能。DSP模塊中的發送器將從DSL成幀器處收到的數據映射成PAM編碼的符號，再經格柵編碼和發送濾波處理后，發送到AFE。DSP模塊中的接收器接收來自AFE的串行數據和比特泵發送的經過預編碼的符號，并將這些經過預編碼的符號送到回波抵消器(EC)。回波抵消器對回波響應進行評估，并將AFE發來的信號減去回波響應。回波處理后的信號還要通過前向均衡(FFE)和判定反饋均衡(DFE)，最后再由格柵編碼調制(TCM)譯碼器恢復出信息比特。

圖1CN8980芯片組功能框圖

圖2系統基本框圖

圖3 PCM接口部分連接示意圖

圖4模擬前端芯片連接示意圖

?高性能微內核處理器
片內8051兼容微內核處理器提供DSP控制和調度，另外也可以作為通用控制器對外部器件進行控制，比如控制編解碼器或T1/E1成幀器以及與網絡管理軟件進行通信等。
CN8980芯片組功能框圖如圖1所示。
在設備結構上，CN 8980支持多信道線路卡。具有以下特性：單個啟動ROM裝載；每個信道全自動啟動排序；每個高速PCM接口允許最大八個設備共享一條通用PCM總線；集成的成幀器支持每個信道的任意時隙分配；信號信道支持點到多點訓練。

HDSL2系統總體方案的設計
方案采用單線對HDSL2配置，實現T1/E1數據傳輸，線路編碼為OPTIS技術，采用片內8051進行系統控制。設計中充分考慮了未來的升級與設備擴展，設計了多線對數據與控制接口及配置開關，通過配置開關、軟件的改動和外加控制即可實現系統的擴展與升級。在保證對現有HDSL設備兼容的同時，實現了先進的HDSL2技術。系統基本框圖如圖2所示。
CN8980芯片組采用三芯片方案，即收發器(Zipwire2 Tranciever)、成幀器(Zipwire2 Framer)和模擬部分(Zipwire2 AFE)分別為一枚芯片。
系統有以下兩種工作模式：
?單板工作模式，支持1T1、1E1、和單線對可變速率，數據速率范圍可以為從144kbps到4624kbps之間，以16kbps為一級的任意速率，即成幀器支持的速率為N*64kbps+16kbps。
?多板工作模式，2塊到8塊系統電路板通過多板接口進行連接，支持2T1、2E1和3E1 HDSL1配置，可以用于多端口設備和DSLAM設備。

系統各部分的設計

圖5 RS-232接口連接示意圖

圖6 HOST控制連接示意圖

圖7 主程序流程框圖、

PCM總線接口
PCM接口為DSL成幀器與其它標準T1、E1或N×64kbit設備的連接提供接口,采用Rockwell半導體系統公司的Bt8370芯片，支持T1/E1格式的數據收發。Bt8370與HDSL2成幀器之間的連接示意圖如圖3所示。
圖中CLADO、RSBCKI和RCKO是T1/E1接收時鐘，RPCMO是T1/E1接收數據，RMSYNC是T1/E1接收復幀同步，TSBCKI和TCKI是T1/E1發送時鐘，TPCMI是T1/E1發送數據，TMSYNC是T1/E1發送復幀同步。
模擬前端(AFE)部分
AFE對外提供數字接口和模擬接口。數字接口即DSP接口，與HDSL2收發器的DSP相連，用于數據傳輸。模擬接口由線路驅動反饋電阻、阻抗匹配電阻、外部混合電路和變壓器組成，與雙絞線相連。
模擬前端部分是HDSL2收發器與銅雙絞線之間的接口，完成HDSL2數字信號與線路模擬信號之間的轉換，發送時提供足夠的線路發送功率，接收時完成初步的信號濾波等功能。HDSL2線路工作頻率較高，這部分的性能直接關系到系統傳輸性能的好壞。因此，這部分的設計非常關鍵，元件的選擇與電路的設計都有嚴格的要求。CN8980芯片組用單獨的一塊芯片完成模擬前端的功能，它與HDSL2收發器之間的連接示意圖如圖4。
圖中ser1_tx、ser2_tx是HDSL2發送數據信號，ser1_rcv、ser1_rcv，ser1_rcv為HDSL2接收數據信號，afe_clk，up_w_da等信號是HDSL2收發器對HDSL2模擬前端芯片的控制信號。
模擬前端比較重要的部分還包括混合電路和過擊保護電路，混合電路的目的是建立傳輸線路的阻抗模型，通過這個阻抗模型生成近似的傳輸信號回波，將線路變壓器上的信號減去這個近似回波就可得到一階接收信號的近似值。盡管CN8980內部包含數字回波抵消器，但是混合電路減少了模數變換器(ADC)的輸入信號電平，有效地減少了短環路上的ADC溢出，增加了接收信號的量化分辨率，從而得到更好的信號處理性能。
系統中包含兩個混合電路，可以滿足較大范圍的環路特性和數據速率。兩個混合電路中一個用于高速率情況，一個用于低速率情況，在系統啟動時，軟件將檢測哪一個混合電路能夠提供最好的回波抵消性能，從而作出選擇。
這部分電路中變壓器的選擇也是一個值得特別注意的問題。線路變壓器實際上是一個高通濾波器，用于傳輸線路與電路板之間的直流隔離。CN8980要求變壓器的匝數比必須為5:1(線路側:電路側)。同時變壓器的一次電感值L是一個要求非常嚴格的參數，如果電感值太高，濾波器的截止頻率將太低，CN8980的回波抵消器不能抵消回波的低頻成分和信號互調干擾；反之，如果L太小，截止頻率太高，一部分信號分量被濾除掉，將造成信噪比的降低。最后，變壓器的選擇還必須考慮回波損耗值，以盡可能的優化系統性能。
在混合電路的設計中采用了NPO和具有低電解吸收率的電容，保證電路具有良好的線性特性和回波抵消性能。通過過擊保護電路的設計，使系統具有良好的抗雷擊性能。
RS-232接口部分
系統中提供了兩路RS-232串行接口，接口驅動芯片采用MAXIM公司的MAX233，接口為標準9針插頭。這一部分的電路設計簡圖如圖5所示。
第一路RS-232接口用于PC機或其他網絡終端與系統之間的通信，進行網絡管理和系統調試等。數據傳輸采用異步模式：38400波特，一個開始比特，8個數據比特，一個終止比特，沒有校驗。PC機對系統進行控制時，通過調用系統API命令實現。
第二路RS-232接口被定義為Group talk接口，用于多組CN8980芯片組同時工作時(如多線對工作模式和多電路板堆疊模式)，主芯片組與從芯片組之間的通信，進行控制或進行程序的裝載等。同時這路信號提供了一個用于內部底層軟件的調試接口。數據傳輸采用異步模式：115200波特，一個開始比特，8個數據比特，一個終止比特，沒有校驗。
由于CN8980片內CPU與仿真接口直接并聯，為防止在系統調試時發生沖突，在發送數據線上設置了三態門，對片內CPU與仿真接口進行隔離。
HOST端口
在多設備工作模式下，需要外部CPU對各個設備進行協調控制，因此，在系統中設計了HOST端口，它直接與內部HOST總線連接，通向片內CPU。在開發、調試和測試外部CPU控制程序時，使用HOST端口將非常方便。HOST端口與片內CPU之間的通信通過HOST RAM實現，在外部CPU對設備發出控制指令時，將信號通過HOST端口寫入HOST RAM，產生中斷信號，由片內CPU進行處理，反之，HOST讀取片內CPU寫入HOST RAM中的信息得到反饋信息。HOST CPU對設備的管理與控制采用API命令的方式進行。
當設備作為MASTER設備時，其片內CPU可以最多控制7臺SLAVE設備，可以將這8臺設備編為一組，由外部HOST CPU通過MASTER設備的HOST端口對這一組進行控制管理，CN8980芯片組對HOST CPU能控制的設備數目沒有限制，因此通過這種方式，可以組成一個龐大的設備組，達到巨大的通信線對數，非常適合作為局端設備。這種組網方式如圖6所示。
圖中，每一組的設備0為MASTER設備，與HOST總線相連，與HOST CPU進行通信，設備1~設備7為SLAVE設備，通過Group talk接受MASTER設備的控制。
片外CPU/仿真接口
CN8980芯片內部自帶8051CPU，但是可以通過跳線屏蔽掉，通過外部8051CPU/仿真接口使用板上的外部8051CPU，片外8051CPU/仿真接口也用作內部8051CPU代碼的調試接口。
注意，這里的片外CPU和通過Host Port外接主CPU有所不同，這里的片外CPU使用需要屏蔽掉CN8980芯片組的內部CPU，而Host Port外接主CPU使用時，是通過API函數調用的方式對內部CPU進行操作，通過內部對系統進行控制，內部CPU仍然是工作的。
系統軟件流程如圖7所示。
Boot Code State
CN8980芯片內嵌8051CPU帶內置256Byte直接和間接訪問RAM；2K不可編程ROM，內部為系統初始化啟動代碼；1KByte雙向HOST端口RAM，8KByte數據RAM，64KByte程序RAM(低端2KByte和不可編程ROM重疊，高端1KByte和HOST端口RAM重疊，因此是不可訪問的)；由于系統的功能很多，并且片內CPU要控制一些外部設備，程序量較大，并且考慮到系統的許多升級與擴展只需要通過軟件的升級就可以實現，為保證足夠的升級空間，因此系統中外加了1Mbyte的flash ROM和32Kbyte的RAM空間。
系統不同的工作和配置模式，采用的程序裝載進入程序RAM內的方式都不一樣，以保證系統的協調工作。主要包含以下方式：
?從外部flash裝入(MASTER設備)——每塊電路板只需要一塊flash ROM；
?通過HOST端口從外部CPU裝入(MASTER設備)；
?通過RS232接口從外部HOST主機裝入(MASTER設備)；
?通過Group talk接口從MASTER設備裝入(SLAVE設備)；
HDSL2設備在將要執行完啟動片內ROM中的代碼時將進行程序的裝入，根據BOOTOP開關的設置設備選擇程序裝入的來源及裝入方式。MASTER可以通過設備內FLASH、RS232接口、HOST端口進行裝入，在裝載完成以后將根據BOOTOP開關的設置決定是否通過Group talk向SLAVE設備進行裝載。SLAVE只能通過Group talk裝入。MASTER對SLAVE設備的程序裝載既可以采用廣播方式對所有的SLAVE同時進行裝載，也可以一次只對特定的一臺設備進行裝載。在裝載完后，操作碼將通過API命令對裝載進行校驗，這時每臺設備都將進行完全的自檢，片內8051和外部HOST CPU都能進行裝載校驗過程，但是有所不同：片內8051只能對一組設備(最多7臺設備)進行校驗，而外部CPU能校驗所有的設備組。
_DSL Initialization State
局端設備和遠端設備都會進行初始化，在初始化過程中，軟件對設備進行缺省配制后進入Out-of-Service Check state.
Out-Of-Service Check
CPU 查詢START[5：0]的狀態來決定程序是否進入空閑狀態，如果進入空閑狀態則程序旁路HDSL2配置，并關閉DSL LOOP管理器。PCM收時鐘與發時鐘保持一致來驅動PCM總線，HOST處理器將通過API命令對系統進行設定。
Configure ZipWire2 State
CPU查詢START[5：0], BOOTOP, DIP 開關的狀態對HDSL2進行配置。
Handle Test Mode States
CPU查詢START[5：0]的狀態來決定是否進入自檢模式，如進入自檢模式，則關閉DSL loop管理器和Activation State管理器。HOST處理器可通過API命令啟動DSL loop管理器和Activation State管理器。
DSL Reset Check
如果程序不停啟動DSL loop管理器和Activation State管理器，HOST處理器可通過API命令對設備進行軟復位。
API Manager
API管理器是處理通過 Host Port/RS232/ Group Talk 接口送來的API命令的執行機構。外部HOST 處理器只能與Group Master通信，Group Master則通過Group Talk Serial Link協議轉發HOST 處理器的API命令到Group slaves或將Group slaves的狀態轉發到HOST 處理器。
Bit-pump Manager
Bit-pump(比特泵)管理器負責系統訓練過程，而且在正常操作中對溫度和環境變化進行自適應調整。
DSL Framer Manager
DSL Framer管理器負責保持DSL幀結構和對系統性能進行監測。
DSL Loop Manager
DSL loop管理器負責對環路反轉和切換主環路，主環路是到達正常狀態的第一通道，如果主環路失效，DSL loop管理器自動把下一條可用通路設為主環路。

結語
第二代高速數字用戶線技術(HDSL2)是一項最新的銅線接入技術，其良好的頻譜兼容性、高速對稱的數據傳輸能力、較遠的傳輸距離使其在惡劣環境條件下快速提供寬帶接入具有其它技術不可比擬的優越性，可廣泛應用于Internet和接入網或E1、T1傳輸等領域，具有廣泛的應用前景。■

參考文獻
1. HDSL2_Technology_ Overview_Whitepaper，Levelone Company, August 1999.
2. Zimmerman，HDSL2 Tutorial， PairGain Technologies， 1998.
3. CN8980_DataSheet Conexant Company, 1999.