基于FPGA+DSP的多通道單端／差分信號采集系統設計

2.2 FPGA部分的設計

由于DSP數據總線為32位雙向總線，所以在FPGA中需要設計一個總線的三態控制器，來控制總線的輸入輸出，這部分設計較簡單，模式相對固定，應用已成熟。

對于DSP發出的各個通道單端/差分控制，各個通道使能控制以及采樣率分頻值設置這些控制信息，由在FPGA中開辟出的3個32位寄存器來存儲。通道單端/差分控制寄存器和通道使能寄存器的定義如表1和表2所示，采樣率分頻值設置寄存器中的32位無符號2進制整數表示相應的分頻值。

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當DSP的控制信息設置好以后，根據通道單端/差分控制寄存器以及通道使能控制寄存器中的內容，建立一個使能通道索引表，索引表中字的個數等于使能的通道數，每一個字的字長為6位，依次將使能的通道號轉換成二進制無符號數后放入表中各個字的低5位，每個字的高位記錄相應的通道是單端還是差分，‘0’表示單端，‘1’表示差分。

設計采用ADS8517并行輸出的工作模式，按照圖3所示的并行輸出方式時序圖對其進行控制，其中

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ADS8517控制以及通道切換控制模塊在按照圖3所示的時序控制過程中，要根據采樣率分頻值設置寄存器中的值控制兩次采樣之間的時間間隔，即控制兩個相鄰

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除此之外，在FPGA中開辟一個字長為32位的FIFO，低16位存入A/D采樣的數據，高16位存入該數據對應的通道號，FIFO半滿，則給DSP發中斷，由DSP將A/D采樣后的數據讀出，以便后續處理。要注意的是，FIFO深度不能設置得太淺，否則會很快達到半滿，導致DSP對中斷響應不過來。

3 結果驗證

按照以上設計思路，完成硬件電路、FPGA內邏輯和DSP的程序設計，使用QuartusII中的在線邏輯分析儀SignalTapII Logic Analyzer對結果進行采樣分析，圖4所示為在DSP設置使能通道為30和31，并且均為單端的條件下采到的結果，與期望結果一致，類似這樣通過多次改變控制條件采樣分析發現，該系統可以正確地實現之前所描述的功能，從而驗證了該設計的合理正確性。

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4 結束語

由于DSP+FPGA協同工作平臺的優越性，使其在信號處理中的應用越來越廣泛。文中介紹了一種基于DSP+FPGA的平臺，并利用ADS8517構成的一個具有多通道單端/差分的A/D信號采集系統。該系統的使能通道數可選，單端/差分方式可設置，采樣率可改變，機動靈活，可以應用在諸多信號采集以及測試系統中。