鎖相倍頻電路的實現

2.2 鎖相倍頻電路

此鎖相倍頻電路采用了一片鎖相環芯片74HC4046、一片累加計數器CD4040和低通濾波器，其電路連接圖如圖3所示。

圖3 鎖相倍頻電路原理圖

A相電壓經過零信號檢測電路后得到與A相電壓同步的50Hz方波，作為鎖相倍頻電路的輸入信號進入鎖相環芯片74HC4046的14號引腳，4 號引腳是74HC4046內部壓控振蕩器的輸出端，其輸出信號輸入CD4040的10號引腳，進行256倍的倍頻，其倍頻信號從二進制計數器CD4040 的13號引腳輸出又進入74HC4046的3號引腳，即比較信號輸入端，74HC4046內部的相位比較器對兩個信號進行相位比較后，從相位比較器Ⅱ的輸出端13號引腳輸入，經過由 、 和組成的低通濾波器，將高頻噪聲濾除后，再進入74HC4046的內部壓控振蕩器，作為其控制信號，從上述過程可以看到這是一個閉環控制系統，經過不斷的調節，使輸出信號頻率為輸入信號頻率的256倍，并且使輸入信號與比較信號的頻差為零。

3 實驗結果及分析

過零檢測電路在外加信號頻率為50Hz正弦波時的實驗波形圖如圖4所示。

圖4 過零信號與正弦波形

圖5所示為所設計的鎖相倍頻電路的輸出實驗波形。

圖5 鎖相倍頻電路輸出的12.82kHz方波

壓控振蕩器的輸入電壓來自于低通濾波器的輸出，所以輸出頻率會有一定的波動，此鎖相倍頻電路的輸出頻率范圍在12.77kHz- 12.82kHz。鎖相倍頻電路輸出的頻率在被DSP捕捉到后就會啟動AD7656對信號采樣，由于輸出頻率的脈動，采樣點的正弦和余弦值可能會與表中存儲的正弦和余弦表有一定誤差。在滿足鎖相速度的前提下，應當盡可能減小低通濾波器的截止頻率，以減小輸出頻率的波動。