鎖相環的電源管理設計

　　圖6.測量電荷泵電源抑制的設置

　　17.4 mV （–22 dBm）的紋波信號經交流耦合至電源電壓，并在頻率范圍內進行掃描。在每一頻率下測量雜散水平，并根據–22dBm輸入與雜散輸出電平間的差異（以dB表示）計算PSR。留在適當位置的0.1 μF和1 nF電荷泵電源去耦電容為耦合信號提供一定衰減，因此發生器處的信號電平增加，直至在各頻率點下引腳上直接測得17.4 mV。結果如圖7所示。

　　在PLL環路帶寬內，隨著頻率增加，電源抑制最初變差。隨著頻率接近PLL環路帶寬，紋波頻率以類似于基準噪聲的方式衰減，PSR改善。該曲線圖顯示，需要具有較高開關頻率（理想情況下大于1 MHz）的升壓轉換器，以便盡可能降低開關雜散。另外，PLL環路帶寬應盡可能降至最低。

　　1.3 MHz時， ADP1613就是一款合適的升壓轉換器。如果將PLL環路帶寬設置為10 kHz，PSR可能達到大約90 dB；環路帶寬為80 kHz時，PSR為50 dB。首先解決PLL雜散水平要求后，可以回頭決定升壓轉換器輸出所需的紋波電平。例如，如果PLL需要小于–80 dBm的雜散，且PSR為50 dB，則電荷泵電源輸入端的紋波功率需小–30 dBm，即20 mV p-p。如果在電荷泵電源引腳附近放置足夠的去耦電容，上述水平的紋波電壓可使用紋波濾波器輕松實現。例如，100 nF去耦電容在1.3MHz時可提供20 dB以上的紋波衰減。應小心使用具有適當電壓額定值的電容；例如，如果升壓轉換器產生18 V電源，應使用具有20V或更高額定值的電容。

　　圖7.ADF4150HF電荷泵電源抑制曲線圖

　　使用基于Excel的設計工具ADP161x.可以簡化升壓轉換器和紋波濾波器的設計。圖8顯示用于5 V輸入至20 V輸出設計的用戶輸入。為將轉換器級輸出端的電壓紋波降至最低，該設計選擇噪聲濾波器選項，并將VOUT紋波場設定為最小值。高壓電荷泵的功耗為2 mA（最大值），因此OUT 為10 mA以提供裕量。該設計使用20 kHz的PLL環路帶寬，通過ADF4150HV評估板進行測試。根據圖7，可能獲得約70dB的PSR。由于PSR極佳，此設置未在VCO輸出端呈現明顯的開關雜散（《 –110 dBm），即使是在省去噪聲濾波器時。

　　圖8.ADP1613升壓轉換器EXCEL設計工具

　　作為最終實驗，將高壓電荷泵的PSR與有源濾波器（目前用于產生高VCO調諧電壓的最常見拓撲結構）進行比較。為執行測量，使用無源環路濾波器將幅度為1 V p-p的交流信號注入ADF4150HV的電荷泵電源（VP）與圖6的測量設置相同。后以有源濾波器代替相等帶寬的無源濾波器，重復相同的測量。所用的有源濾波器為CPA_PPFFBP1型，如ADIsimPLL所述（圖9）。

　　圖9.ADlsimPLL中CPA_PPFFBP1濾波器設計的屏幕視圖。

　　為提供公平的比較，電荷泵和運算放大器電源引腳上的去耦相同，即10 μF、10 nF和10 pF電容并聯。測量結果顯示于圖10中：與有源濾波器相比，高壓電荷泵的開關雜散水平降低了40 dB至45 dB。利用高壓電荷泵改善的雜散水平部分可解釋為通過有源濾波器看到的環路濾波器衰減更小，其中注入的紋波在第一極點之后，而在無源濾波器中注入的紋波位于輸入端

　　圖10.有源環路濾波器與高壓無源濾波器的電源紋波電平

　　最后一點：圖1所示的第三電源電軌（分壓器電源，AVDD/DVDD—與VCO和電荷泵電源相比具有較寬松的電源要求，因為PLL（AVDD）的RF部分通常是具有穩定帶隙參考偏置電壓的雙極性ECL邏輯級，所以相對不受電源影響。另外，數字CMOS模塊本質上對電源噪聲具有更強的抵抗力。因此，建議選擇（DVDD）能夠滿足此電軌電壓和電流要求的中等性能LDO，并在所有電源引腳附近充分去耦；通常100 nF和10 pF并聯就夠了。

　　結束語

　　以上已討論主要PLL模塊的電源管理要求，并針對VCO和電荷泵電源推算出規格。ADI公司為電源管理和PLL IC提供多種設計支持工具，包括參考電路和解決方案，還有各種仿真工具，如ADIsimPLL和 ADIsimPower. 了解電源噪聲和紋波對PLL性能的影響后，設計人員可以回頭推算電源管理模塊的規格，進而實現性能最佳的PLL設計。