數字電源UCD9224與UCD7232應用中輸出電壓關機負過沖的分析及解決

綜合上述信息可知，常規供電架構設計中，空載關機時的輸出電壓負過沖依然是由于 SRE_1A和SRE_1B進入了高阻態導致。為消除該負過沖，同樣可以在SRE_1A和SRE_1B引腳添加下拉電阻來完成。

5.3 其它規避措施

在關機動作發生后，12V電壓逐漸下降，會首先觸發欠壓保護（欠壓保護點由軟件設置），系統關機，DPWM和SRE被拉低，輸出關閉；隨著12V的繼續下降，觸發UCD7232的欠壓保護，FLT引腳變為高，并上報給UCD9224。圖13完整的顯示了上述過程。（圖13的CH4為3.3V電壓波形，CH3為SRE_1B引腳信號，CH1為FLT引腳信號）

由該波形可知，SRE_1B再次上升時，由于UCD7232還處于正常工作狀態（FLT還為低），因此BUCK下管可以正常導通，造成輸出電壓的負過沖。如果將系統欠壓保護點設置的略低一些，或減緩3.3V的下降速度，以保證UCD9224進入reset模式時，UCD7232已經處于欠壓保護狀態，則輸出電壓的負過沖亦可以避免。

圖 13：SRE_1B 與 FLT

為減緩3.3V的下降速度，可使用Dropout電壓較小的LDO，如TPS79333（VDROPOUT=0.18V）。由圖11和圖12對比可知，當前方案下使用的LDO具有較大的Dropout 電壓（6.9V-2.6V=4.3V）。如使用TPS79333，當UCD7232觸發4.1V欠壓保護停止工作時，UCD9224仍能得到穩定的3.3V供電，也就避免了進入reset模式。

6． 結論

在只關閉3.3V的應用場景中，輸出端無論是否帶載，輸出電壓都會出現負過沖；而在采用常規供電設計的系統中，關閉12V時，如果輸出端空載，同樣會出現負過沖問題。輸出電壓負過沖的根因是UCD9224在處于reset模式后，SRE_1A和SRE_1B引腳變為高阻態，其電壓有反彈并下降緩慢導致。解決措施是在SRE_1A和SRE_1B引腳各增加一顆下拉電阻。實測發現，該解決措施簡單有效。