時域反射儀的硬件設計與實現----關鍵電路設計（三）

AD9481數字部分的輸出采用的是交替輸出，即輸出分為八位并行的A口和B口。模數轉換器在每一次時鐘的上升沿進行采樣，當第N個采樣時鐘到來時，A口輸出一個新的八位并行數據，B口保持上一次輸出數據不變;當N+l次采樣時鐘到來時，B口輸出一個新的八位并行數據，A口八位數據保持不變。則通過上述方式，實際上A、B口的輸出頻率最高也只有125MHz(25OMsPS)，信號輸出頻率降低了一半，減緩了高速數據存取對讀寫控制的要求，減小了數據在存儲過程當中產生錯誤的可能性。

ADC采樣的時鐘信號由FPGA提供，ADC的采樣時鐘分為三種情況：250MHz、200MHz、100MHz.系統所用的時鐘則由50MHz的有源石英晶體提供，50MHz的時鐘送給FPGA以后，通過FPGA內部的一個PLL(鎖相環)，即可產生以上三種高速時鐘信號。

3.3.2峰值檢測

峰值檢測是數據采集系統中比較常用的方式，對于捕獲毛刺信號具有很大的幫助。它不像正常取樣方式那樣，通過采集大量與信號有關的數據，存儲在大型存儲器中(兆量級)，而是僅僅存儲了少量能夠反應信號真實形狀的有效數據，占用了極少的存儲空間，在不增加存儲深度的情況下，準確的捕獲到毛刺和偶發事件，同時峰值檢測采樣形式還能防止顯示出現差拍效應和具有包絡顯示功能[切。

峰值采樣的基本原理就是以盡可能高的采樣率對信號進行采集，在單位時間內對采集到的數據進行高速比較，從中找出最大值和最小值并保持下來，而將其它值忽略掉，在顯示方面依靠采集到的最大值和最小值可以比較真實的還原出原始信號的一些特性。如圖4-24所示，在周期時間T內(對應屏幕上一個像素點的時間)，信號被高速采樣，采樣點數大于等于2，所有被采集到的數據都被直接送到FPGA內部進行高數比較，找到最大值和最小值(如左圖中黑點部分)。在周期時間T結束之前，將比較出的最大值和最小值保存在FPGA內部的RAM中，當ARM讀到這兩個數值時，通過軟件處理，很容易就在屏幕上恢復出與原信號相似的波形。右圖中黑色像素點對應ARM讀到的最大值或最小值，灰點由硬件產生。

圖4-25顯示了利用峰值檢側來捕獲毛刺信號的優點。在沒有峰值檢測情況下，當信號上出現較窄的毛刺信號的時候，由于采樣點間隔大于毛刺信號的寬度，因此恢復出的信號上并不能顯示出毛刺信號;而在使用峰值檢測采樣以后，由于采樣間隔小于毛刺信號的寬度，則必然會捕獲到毛刺信號，其捕獲毛刺信號的能力取決于采樣間隔，一般寬度大于采樣間隔的毛刺信號都可以捕獲到。這種捕獲毛刺和偶發事件的能力在檢測維修當中十分有用。

差拍現象(混盛)是由于采樣沒有遵循Nyquist采樣定律導致的結果，當示波器工作在慢速時基檔位(此時采樣速率較低)，而