基于Python 定點平方根的FPGA實現

FPGA 作為可編程的邏輯器件，它具有功耗低、便于修改、調試等特點，并能在上面實時完成大量的算法，平方根運算作為信號和圖像處理中的常見算法，目前在FPGA上有許多實現，但是這些實現方法通常采用目前硬件設計中普遍采用的Verilog和VHDL語言進行硬件設計，這種設計方法存在著仿真和校驗效率低，對于復雜的算法和軟件設計者之間的溝通較為困難等問題。

Python是一種簡單易學并且功能強大的編程語言，并具有強大的軟硬件描述能力，MyHDL采用Python擴展包的形式使其能支持硬件設計和仿真并在仿真結果符合要求后可將軟件算法自動轉換為相應的Verilog 或VHDL硬件描述。

本文試圖采用這種新的基于Python的軟硬件設計方法在FPGA上實現定點平方根。

1 方法

1.1 定點數表示

通常在FPGA 上的運算可以采用定點和浮點兩種方式來實現，定點運算和浮點運算相比盡管數表示的范圍較小，設計較為復雜，但是速度較快，占用FPGA資源較小，本設計采用定點來完成。平方根的輸入為非負數，包括符號位為定點32位輸入，其中高16位為整數部分，低15位為小數部分，可以直接計算的平方根范圍為(65 536,0],結果采用32位輸出，最高位為符號位，接著的高8位為整數部分，低23位為小數部分。

1.2 平方根實現

平方根的FPGA實現方法很多，有的算法為了減少片上資源的使用，邏輯實現上盡量避免使用乘法，比如CORDIC,逐位計算，non-restoring 等，現在FPGA上通常都有硬件乘法器，可采用迭代法和泰勒級數展開，本文采用泰勒級數展開的方法，級數采用5級，系數采用3.15的定點表示形式，小數部分15位，整數部分2位為了保證后續計算結果不溢出，整個位寬為18位，計算公式如式(1)所示：

對于輸入x 位于(65 536,0]之間，由于數的范圍較大，通常進行歸一化處理，采用的方法通過左移運算去掉二進制定點數的所有前導零，將輸入的數轉換為定點小數[0.5,1)之間，在完成平方根運算之后，然后根據前導零個數的奇、偶性不同分別進行去歸一化處理，原理如式(2)所示，將輸入數y 分為sx,s=2n,n 即為y 的二進制前導零的個數。

整個過程的設計模塊如圖1所示。

1.3 Python軟硬件協同設計

基于Python 的軟硬件協同設計的過程如圖2 所示，由于本設計最終要在硬件上實現，在設計時Python的硬件設計部分采用MyHDL 可綜合子集，最后使用MyHDL的toVerilog()函數將MyHDL設計自動轉換為相應的Verilog 代碼，由于MyHDL 支持與Verilog 混合仿真，設計時的測試平臺可以重用，仿真速度和設計效率大大提高。在完成基于Python軟硬件設計并仿真正確之后，就可以回到進行傳統的FPGA 設計流程，進行后續的下載，綜合和測試工作。

2 結果

2.1 實驗環境

采用MyHDL 0.8,采用GTKWAVE 查看仿真波形，FPGA 器件采用Altera公司CycloneⅡ 2C35F672C6,編譯綜合采用Quartus 12.1sp1 webpack.

2.2 仿真波形

在設計過程中生成的VCD仿真波形可以隨時采用GTKWAVE 查看，可以便于校驗設計是否正確，最終完成的仿真波形如圖3所示。

2.3 測試數據，精度及誤差

由于整個過程采用Python設計，Python存在大量的軟件包可以使