如何通過RTL分析、SDC約束和綜合向?qū)нM(jìn)行FPGA設(shè)計(jì)

這里的解決方案是在綜合的第一階段(編譯)后截取映射名稱，在 BluePearl 軟件套件的 SDC 生成工具中使用名稱，并為綜合工具的第二階段(優(yōu)化)提供適當(dāng)?shù)腟DC。該方法給FPGA設(shè)計(jì)人員提供了一個(gè)最佳解決方案，無需花時(shí)間處理格式化問題。

能取得哪些實(shí)際的效果

Blue Pearl 軟件套件能實(shí)現(xiàn)一些任務(wù)的自動(dòng)化， 設(shè)計(jì)人員對(duì)其結(jié)果質(zhì)量(QoR) 很滿意。表 1 顯示了用 Blue Pearl 軟件套件自動(dòng)生成SDC，能將示例設(shè)計(jì)的 QoR 提升 20%，該示例采用多個(gè) IP 核，其中包括 Verilog 的R1200 和 VHDL 的 AES 加密。

對(duì)FPGA設(shè)計(jì)人員來說，降低壓力、簡(jiǎn)化工作的一個(gè)好辦法就是跟別人一樣添加RTL分析、SDC 生成和綜合向?qū)Чぞ摺?/p>