讓“您”居于FPGA的用戶專用設計環境中

嵌入式設計人員需要一種新的設計方法，讓他們能夠快速配置硬件平臺，并創建包括適當的庫、自動生成的設備驅動程序及完整開發板支持套件的定制軟件設計方案。這種高效環境能加速開發進程，節約開發時間，從而避免容易出錯的手動操作。此外，設計人員還要能夠創建自己的定制處理平臺，將外部功能集成到 FPGA 中，從而降低系統成本。這可幫助他們在系統特性與尺寸間，以及軟／硬件特性間實現最佳平衡，從而實現最高性價比。

下面，我們就來談談 DSP 設計流程。為了幫助在 FPGA 中實施復雜算法的算法開發人員，我們要為設計人員提供高度自動化的流程，而且即便設計人員不熟悉硬件描述語言，也不影響設計工作。設計人員應當在整體系統開發流程早期階段就能使用 DSP 設計環境來開發高級算法的硬件解決方案，或組裝全套 DSP 系統，便于生產。

比方說，一名 DSP 設計人員用 The MathWorks 推出的 Simulink 開始基于模型的設計工作。首先，他用一系列模塊開始工作，這些模塊代表著其所用算法的高級數據流程。接下來，他要在 FPGA 中實施設計方案。他在 Simulink 環境中啟用工具，用廠商提供的 DSP IP 生成構建下一階段模型的模塊，并用 Simulink 或 MATLAB 實施并驗證，完成基準測試。

DSP設計流程通常包括以下步驟：

?用 The MathWorks推出的業界標準工具配合賽靈思的 System Generator與AccelDSP 綜合工具開發并驗證硬件模型。
?生成 HDL 位和周期仿真精確的電路圖，也就是說，其行為確保符合原始模型中的功能。
?設計綜合并生成比特流，用于 FPGA 的編程。現在FPGA 設計人員無需將 DSP 工程師或系統架構師的設計方案轉變為 HDL，從而避免了既耗時且容易出錯的步驟。

在本模型中，設計人員可使用過濾器，過濾器的系數需要適應于即將通過系統的數據，因此我們可通過共享存儲器向過濾器添加處理器組件。利用賽靈思工具，設計人員還能在系統生成器中調用軟件開發套件，編寫一些C代碼，以便根據數據更新系數，并編輯整個模塊，將其下載到開發板上進行實時調試，仍用 SimuLink 或 MATLAB 測試基準實現硬件協同仿真。最后，如需要修改某些 C 代碼的話，設計人員可即時進行修改，且無需對設計方案進行再編譯。

系統架構師的角色就是完成整個設計工作，根據設計方案的復雜程度，架構師可能需要在嵌入式、DSP 和 RTL等領域跨領域工作。這時，FPGA廠商就需要提供系統級和RTL級工具。

系統設計的理念需要集成不同領域的技術知識，在 FPGA 中更好地利用資源。隨著應用對 DSP 功能的依賴程度越來越高，我們可讓處理器充分利用加速器的作用，從而大幅提高性能。事實上，FPGA 專用系統設計的一大優勢就在于它能執行系統分區，控制軟硬件實施的平衡。對許多用戶來說，已經沒必要對低級 HDL 語言進行算法優化。

FPGA 為設計、實施和修改片上系統級硬件提供了高度的靈活性，在目前全球產業面臨巨大壓力的情況下，這種靈活性對設計人員尤為重要，而且正不斷服務于更多的產業、公司和工程師。甚至在產品的設計階段，電子系統的設計人員就面臨著不斷加劇的商業挑戰和日益苛刻的產品要求，所以必須利用 FPGA 來解決難題，否則就難以工作。FPGA 廠商要與合作伙伴一道致力于提供新的設計方法，幫助客戶跟上快速發展的業務和產品要求的步伐，不斷實現進步。 不僅要滿足 FPGA 硅芯片的發展要求，還要滿足相關工具發展的要求，從而提供更加以市場為導向的、用戶更加友好的設計體驗。