基于FPGA和DDS的信號源研究與設計

　　4．2 基于1／4波形的存儲器設計

　　為了提高系統的分辨率和降低FPGA資源的利用率，采用基于1／4波形的存儲器設計技術。利用正弦波對稱性特點，只要存儲[O～π/2]幅值，通過地址和幅值數據變換，即可得到整個周期內的正弦波，其設計原理如圖2所示。

　　用相位累加器輸出高2位，作為波形區間標志位。當最高位與次高位都為“0”時，表示輸出正弦波正處在[0～π／2]區間內，這時，地址與輸出數據都不需要變換；當最高位為“0”，次高位為“l”時，輸出正弦波正處在[π／2~π]區間內，這時，地址變換器對地址進行求補操作，而輸出數據不變；當最高位為“l”，次高位為“0”時，輸出正弦波正處在[π～3π／2]區間內，這時，地址不變，而輸出變換器對輸出數據進行求補操作；當最高位與次高位都為“l”時，輸出正弦波正處在[3π／2~2π]區間內，這時，地址和輸出數據都進行求補操作。

　　5 D/A轉換電路

　　數據轉換器輸出的數據是數字形式的電壓值，為實現數字電壓值與模擬電壓值之間的轉換，系統還專門設計D／A轉換電路，其D／A轉換電路原理圖如圖3所示。

　　為降低設計成本，采用8位廉價DAC0832作為轉換器。該器件是倒T型電阻網絡型D／A轉換器，因其內部無運算放大器，輸出為電流，所以要外接運算放大器，本文采用LM324型運算放大器。DAC0832可根據實際情況接成雙緩沖、單緩沖和直沖3種形式，這里采用第3種連接形式，即引腳1、引腳2、引腳17、引腳18接低電平，引腳19接+5 V。引腳8為參考電壓輸入端口．接至+1O V的電源，當數字輸入端全為高電平時，模擬輸出端為+10 V。

　　6 驗證結果

　　為驗證本系統的設計正確性，利用Ouarlus II軟件的嵌入式邏輯分析儀分析信號的波形。在工程管理文件中，首先新建一個SignalTap文件，并在SignalTap文件中添加要驗證的信號引腳和設置相關的參數，然后保存、編譯和下載到EPlC6Q240C8中，再啟動嵌入式邏輯分析儀就可實時觀察到相應的引腳波形，圖4為在硬件環境中應用嵌入式邏輯分析儀觀察到的波形。其中，圖4a為由DDS硬件合成的正弦波形；圖4b為由DDS硬件合成的矩形波形；圖4c為由DDS硬件合成的三角波形。觀察結果表明，該系統輸出的各種波形穩定，與設計要求一致，從而有效驗證了該設計的正確性。

　　7 結論

　　直接數字頻率合成(DDS)技術屬第三代頻率合成技術，與第二代基于鎖相環頻率合成技術相比，利用DDS技術合成的輸出波形具有良好的性能指標。本文在DDS技術工作原理的基礎上，介紹基于FPGA實現DDS的設計方法，并給出該系統合成的波形，從測試結果可看出，該系統工作穩定、可靠，并具有較好的參考與實用價值。