VHDL設計中信號與變量問題的研究

　　在程序中，定義了變量count，希望初始值為“1010”。通過實驗發現，在定義變量或信號時直接賦予初始值不能生效(如variable count:std_logic_vector(3 downto 0) :=“1010”)，它的初始值仍然是系統默認值(如count為“0000”)。正是利用這一點，通過init(初始值為''0'')來給count賦初值 A即“1010”，具體方法見程序中斜體部分。這樣，在第一個脈沖來時執行斜體部分if語句，而第二個脈沖來時由于init不為''0''而是 ''1''，因此不執行該部分語句，從而實現為count賦初值的功能，這樣程序從A開始進行數字的循環顯示。

　　如果把count類型改為signal，則結果將大不一樣。

　　signal count: std_logic_vector(3 downto 0);

　　process(clk)

　　variable init :std_logic;

　　begin

　　if (clk''event) and (clk=''1'') then

　　if (init = ''0'') then

　　count= "1001"; --(1)

　　init := ''1'

　　end if;

　　count=count+1; --(2)

　　由于信號的賦值不是立即發生的，在語句(1)后面還存在對信號count的賦值操作(2)，因此，語句(1)在此不起作用，count的最后值是語句 (2)的值。因此如果將count設為signal的話，程序實現的是從0開始的16個十六進制數的循環。在這里，對信號賦初值的語句是不可行的。

　　仿真結果

　　將設計好的VHDL程序在Altera公司提供的軟件maxplusⅡ10.1環境下進行編譯仿真，得到的仿真結果如圖1、圖2所示，其中圖1是 count為變量的結果，圖2是count為信號的結果，其中輸出y[6...0]分別與七段數碼管的abcdefg七段相連。

　　從圖1可以看出，在第一個時鐘脈沖上升沿，結果是“1110111”，數碼管顯示即為A，然后依次為b,C,d, E,F,0,1...9,A...循環下去，此處用小寫的b和d，主要是與數字8進行區別。

　　從圖中可以看出，在第一個時鐘脈沖上升沿，結果是“1111110”，數碼管顯示即為0，然后依次示1...9,A, b,C,d,E,F,0,...循環下去。