基于NiosII的視頻采集與DVI成像研究及實現(xiàn)

　　4.2 視頻數(shù)據(jù)輸出和DVI配置

　　DVI輸出刷新頻率為75 Hz，輸出屏幕像素為640×480，查VGA時序表得到在640×480@75 Hz時，水平像素總共為840，垂直像素總共為500，行頻為37.5 kHz，點時鐘頻率為31.5 MHz，這個頻率由FPGA片內(nèi)PLL倍頻得到。配置DVI芯片引腳，設(shè)置IDCK+為像素時鐘31.5 MHz，IDCK-接地，DE表示有效像素數(shù)據(jù)使能，其值在有效行和有效列內(nèi)為高電平，否則為低電平。行、場同步信號由在FPGA片內(nèi)編寫的DVI模塊產(chǎn)生時序控制。通過I2C口配置SiI178芯片，設(shè)置其為正常工作方式，VSYNC、HSYNC為正常輸入狀態(tài)，輸入總線為24 bit寬，IDCK+下降沿將數(shù)據(jù)打入DVI編碼芯片。

　　系統(tǒng)采用FPGA為主控芯片，通過一片F(xiàn)PGA完成視頻解碼數(shù)據(jù)的采集和圖像處理，并在FPGA片內(nèi)配置NiosII軟核，作為初始化TVP5146和SiI178使用，在圖像處理模塊中掛接Avalon從設(shè)備，YCbCr轉(zhuǎn)換為RGB后可以通過NiosII處理器編寫C算法處理或者通過NiosII的標(biāo)志信號進(jìn)行處理，處理結(jié)果直接送DVI編碼器。采用乒乓交織算法，保證了圖像不閃爍和無鋸齒現(xiàn)象。

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