一種基于FPGA的數字復接系統的設計與實現

　　分接電路設計

　　分接過程如圖5所示，它是由幀定位捕獲電路、同步時鐘提取電路、分路器、分接時序信號發生器、插入碼扣除控制電路、時鐘平滑電路和碼速恢復控制電路7個模塊構成。由于四路分接電路基本相同，所以略去其余三路電路。

圖5　分接電路框圖

　　(1)幀定位捕獲電路模塊

　　該模塊通過捕獲幀定位信號分辨幀首位置，并判定系統的狀態。當連續3次捕獲到幀定位信號，則判定系統處于同步態；之后若連續4次沒捕獲到幀定位信號，則判定系統進入失步態，并關閉分接時序信號發生器，也不再接收數據；一旦捕獲到幀定位信號，便驅動分接時序信號發生器工作，并開始接收數據。這里要求模塊在系統失步后能重新進入同步，如果傳輸中幀同步碼組連續丟失了幾幀，而系統又沒有自恢復能力，那么整個系統將無法再正常工作。

　　(2)同步時鐘提取模塊

　　數據流的接收需要與之速率相同的時鐘，這就需要對二次群碼流進行位同步時鐘提取，得到與之速率一致的均勻時鐘給分路器。

　　(3)分路器模塊

　　一旦捕獲到幀定位信號，分接器便開始工作，把幀定位信號拋掉，其余在8.448MHz的位同步時鐘下按位順序循環進行同步分離，分別送入4個碼速恢復單元。

　　(4)分接時序信號發生器模塊

　　該模塊設計思想基本同于復接時序信號發生器，其基準時鐘由位同步時鐘分頻得到。幀定位捕獲電路驅動它工作，產生幀定位時隙脈沖SF，插入標志時隙脈沖SZ，調整插入時隙脈沖SV和2.112MHz的非均勻時鐘f，送給插入碼扣除控制電路。

　　(5)插入碼扣除控制電路模塊

　　該模塊的功能是扣除復接時插入碼流的碼字，輸出作為碼速恢復電路的寫入時鐘clk_wr’，在接收端對收到的SZ時隙的標志碼進行擇多判決，即標志碼中有2個以上為1，判為有插入調整，分接時應將SV時隙內容扣除；否則判為無插入調整，分接時無需扣除SV時隙內容。如果輸入碼流對應SZ時隙出現“1”的個數比“0”的個數多，f中對應SV的一個節拍被扣除；如果對應SZ時隙“0”的個數比“1”的個數多，則f中對應SV的節拍仍起作用。

　　(6)時鐘平滑電路模塊

　　該模塊對非均勻時鐘clk_wr’進行平滑均勻，提取2.048MHz的均勻時鐘clk_rd’作為碼速恢復電路的讀出時鐘。這里可用VHDL語言來實現，也可以用一般的二階鎖相環。

　　(7)碼速恢復電路模塊

　　從分路器輸出的支路碼流以2.112MHz的非均勻時鐘clk_wr’寫入該模塊，同時以2.048MHz的均勻時鐘clk_rd’讀出，即還原出基群信號，完成整個分接過程。

　　結束語

　　系統仿真波形良好，除了允許范圍內的信號延遲外，能準確實現數字信號的復接和分接。本系統采用芯片EPF10K20TC144實現，通過對硬件電路實際測試表明，誤碼率小于0.1%，系統信號平均時延小于4.5μs，去抖效果良好。而且本設計便于擴展，只需修改FPGA中相應控制參數，就可以實現高次群的復接與分接。該系統作為IP核應用于信號傳輸電路，對數字信號，或經PCM編碼調制后的語音信號進行處理，可提高信道的利用率和傳輸質量，也可以進行光電轉換后用于光纖通信或大氣激光通信中。