基于CPCI體系的高性能監測測向處理平臺研究

　　2.3 緊耦合和支持靈活配置的并行處理模塊

　　主處理平臺的計算能力往往構成了獲取寬帶信號時頻域完整信息的瓶頸。本文針對一體化設計的具體需求探討了一種緊耦合和支持靈活配置的并行處理硬件架構來解決這一問題[3]。信號處理不同模塊有不同的運算特點，設計過程中，不同的模塊需要選擇在不同的器件中完成[7]。FPGA設置靈活，但是主頻很難做高，通常只有幾百MHz，這與DSP的幾千MHz甚至于GHz相去甚遠。因而，對復雜的運算和協議分析適合采用DSP處理，而FPGA則偏重于計算量大、運算結構簡單的并行處理，在諸如數字下變頻（DDC）、匹配濾波器、FFT的設計中具有更好的性能，而且開發方便。同時，要充分體現軟件無線電的思想，達到通用性與一體化的要求，可重配置技術的突破是必須完成的任務。FPGA具有的硬件可重構性是GPP、DSP所沒有的功能，所以本文采用基于大規模FPGA+高性能DSP的主處理平臺設計方案也是保證系統結構具有可重配置特性的前提。同時，為了保障與本總線式結構平臺的各個組成部分有好的通聯性，并考慮到系統性能和處理能力的可擴展性，本模塊采用CPCI作為互聯控制總線，設計遵循CPCI 6U規范，并預留有SRIO(J3)、高速自定義IO(J4、J5)作為模塊之間或板級芯片之間高速數據流共享和協同處理的通道。該并行處理模塊硬件功能相對獨立，可方便功能需要的裁剪定制。同時，這些特征也決定了硬件平臺具有較長的使用周期，節約了研發經費。并行處理模塊原理框圖如圖5所示。

　　本并行處理模塊采用TI全新高性能1.2 GHz單核DSP TMS320C6455作為并行處理的核心，為同時執行多通道處理任務和應對同時執行多個軟件的高強度、高性能應用提供資源。C6455在統一器件上完美結合了高帶寬外設集成(千兆以太網MAC)、Serial RapidIO(SRIO)、運行速率553 MHz的DDR2存儲器接口以及更大的存儲器（L2存儲器達 2 MB）。這些為提高常用算法的處理效率、提高系統擴展能力提供了原始支撐，滿足了一體化的高性能設計要求。

　　本文基于最新技術，就高性能監測測向處理平臺設計所需的高速數據采集、數據傳輸、實時處理等核心技術進行了研究，實現了通用系統的多功能性與專用系統的針對性的有機結合，在一體化集成與應用研究方面具有創新性。在充分體現資源裕量設計的基礎上，該平臺具有很好的實時處理分析和信息綜合性能，可以滿足多種應用背景和不同技術指標的需求，在工作方式上具有高度的靈活性和適應性。

　　參考文獻

　　[1] 劉小剛，張圓圓，楊汝良.基于CPCI總線的高速大容量通用信號處理機[J].數據采集與處理，2008，23(3)：347-351.

　　[2] 向新.軟件無線電原理與技術[M].陜西：西安電子科技大學出版社，2008.

　　[3] 朱然剛，鐘子發，許陽明，等.寬帶并行處理技術的應用研究[J].現代防御技術，2009，37(2)：91-94.

　　[4] 郭四穩，古樂野.多通道大容量高速數據采集系統[J].四川大學學報，2001，38(1)：29-32.

　　[5] 賈金鎖，高梅國，韓月秋.大容量高速數據采集系統的設計[J].電訊技術，2003(6)：60-63.

　　[6] 黃春行.超高速數據采集系統的時序設計與信號完整性分析[D].南京理工大學碩士學位論文，2004.

　　[7] 曾義芳.DSP開發應用技術[M].北京：北京航空航天大學出版社，2008.