一種基于APA300的創(chuàng)新型FPGA實(shí)驗(yàn)板設(shè)計(jì)

　　2.4 多路時(shí)鐘源和高頻信號(hào)源

　　多路時(shí)鐘源和高頻信號(hào)源電路原理圖如圖5所示。多路時(shí)鐘信號(hào)由集成晶體振蕩分頻器CD4060提供，該芯片配以32768Hz的晶體，可產(chǎn)生多路時(shí)鐘信號(hào)。高頻信號(hào)源由33MHz有源晶振提供。

　　2.5 電源和復(fù)位電路

　　開發(fā)板采用三端可調(diào)整流穩(wěn)壓電源LT1085，所以實(shí)驗(yàn)板對(duì)電源要求很低，任何交直流電源只要滿足輸出電壓為9 V~12 V，輸出電流不小于500 mA即可使用。APA300內(nèi)部工作電壓接2.5 V電源，外部IO電壓接3.3 V電源。開發(fā)板同時(shí)設(shè)有復(fù)位按鍵電路，復(fù)位信號(hào)/RESET低電平有效。

　　2.6 擴(kuò)展接口

　　擴(kuò)展接口為60針的雙列直插接口,外部擴(kuò)展電路可很方便地與實(shí)驗(yàn)板相連。

　　3 典型創(chuàng)新性實(shí)驗(yàn)示例

　　3.1主協(xié)處理器實(shí)驗(yàn)：協(xié)處理器密碼機(jī)

　　在復(fù)雜的系統(tǒng)中，系統(tǒng)處理器不僅要完成整個(gè)系統(tǒng)快速、精確的控制，還要處理一些復(fù)雜且耗時(shí)較長的任務(wù)，這勢必會(huì)增加處理器的負(fù)擔(dān)，降低系統(tǒng)性能。為解決這種問題，人們引入了協(xié)處理器的概念。將復(fù)雜且耗時(shí)較長的任務(wù)交給一協(xié)處理器去處理，協(xié)處理器處理完后通知主處理器，從而減輕主處理器的負(fù)擔(dān)，縮短主處理器的運(yùn)行周期，同時(shí)還能為增強(qiáng)某些功能創(chuàng)造條件。因此協(xié)處理器是一種與主處理器協(xié)同工作、輔助其完成特定計(jì)算任務(wù)的專用處理芯片或器件[2]。隨著電子類產(chǎn)品功能的日益增強(qiáng)，運(yùn)算日趨復(fù)雜，復(fù)雜的數(shù)值處理更加頻繁，協(xié)處理器被廣泛應(yīng)用于消費(fèi)類產(chǎn)品、工業(yè)生產(chǎn)和國防建設(shè)。

　　本實(shí)驗(yàn)板上有2片通過16 bit并行接口互連的APA300，可開展主協(xié)處理器實(shí)驗(yàn)。用本實(shí)驗(yàn)板開展協(xié)處理器密碼機(jī)實(shí)驗(yàn)的邏輯連接示意圖如圖6所示，將連有豐富電路資源的APA300(1)作為主處理器，將APA300(2)作為密碼算法協(xié)處理器。主處理器主要負(fù)責(zé)接口通信、加解密信息的預(yù)處理、輸入輸出FIFO的管理、以及加解密狀態(tài)、模式的控制。協(xié)處理器實(shí)現(xiàn)密碼算法，對(duì)主處理器通過并行接口送入的數(shù)據(jù)進(jìn)行加解密，并把加解密結(jié)果回送給主處理器。這樣主協(xié)處理器分工合作，完成對(duì)計(jì)算機(jī)數(shù)據(jù)的加解密，從而可實(shí)現(xiàn)協(xié)處理器密碼機(jī)。