微處理器實時時鐘芯片MM58167B原理與應用
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MM58167B作為總線型微處理系統中的實時時鐘源，其內部包括一個可尋址的實時計數器、56 bit片內RAM和兩個輸出中斷，而且POWER DOWN引腳的有效信號可使芯片進入省電工作模式。該芯片的時間基準是一個32.768kHz的晶振。其特點如下：
●與微處理器兼容(8 bit數據總線);
●具有從毫秒到月的計數器；
●56 bit內部RAM可與實時時間比較；
●2個中斷輸出可產生8種中斷信號；
●POWER DOWN輸入可使所有輸入輸出失效而只留一個STANDBY中斷；
●狀態位可指示在一個讀周期中是否出現計數更新；
●4年日歷(無閏年)；
●24小時時鐘；
●采用24腳DIP封裝(如圖1所示)。
2. 功能模塊介紹
2.1 實時時鐘計數
實時時鐘的每個計數器分成十位和個位兩個數字，每個數字由4 bit組成BCD碼(見表1)，任何不用的bit在讀時保持邏輯“0”，在寫時被忽略。任何不用的bit不參與BCD碼的合成。比如小時計數器的十位不應超過2，故只需2 bit表示，而其余2 bit空閑，用短劃線(－)表示。
計數器的可尋址部分是從毫秒到月。計數器本身是一個脈動計數器，工作于4.5V以上時的脈動延時小于60μs(工作于2.2V時小于300μs)。
2.2 片內RAM
片內的56 bitRAM可作為一般的數據存儲器使用，也可以鎖存與實時時鐘比較的比較值。每當實時時鐘的當前值與RAM中鎖存的設置值比較相等時就可以產生報警中斷。其中只有毫秒的個位和星期的十位不參加比較(計數器中也未用到，如表1所列)。如果RAM中某個BCD碼的最高2個有效位被置為“1”，則認為該位總相等而不參與比較，即被屏蔽掉。因此設置報警中斷的規律為：凡是比指定時間單位高的位，設置成0CH(即1100B，最高2位為“1”)，而比指定時間單位低的位設為“00H”。比如，希望每天的上午10∶15產生報警中斷，則比小時高的時間單位(星期、日期、月)都設為0CH，而比分鐘低的時間單位(秒、百分秒、毫秒)都設成00H。
2.3 中斷和比較器
該芯片共有2個中斷輸出。第一個是引腳INTERRUPT OUTPUT(中斷有效時輸出高電平)，該引腳經編程可輸出8種類型的中斷信號，即10Hz、1Hz、每分鐘一次、每小時一次、每天一次、每星期一次、每月一次或片內RAM設置的時間與時鐘計數器時間比較相等時產生中斷。為了允許某種類型的中斷，只需往中斷控制寄存器的相應位寫“1”，當一個或更多位被置“1”，該位對應的計數器溢出翻零時，將置位中斷狀態寄存器的相應位并產生中斷(使中斷輸出腳出現高電平)，只要讀取中斷狀態寄存器就可以識別中斷類型并復位中斷，如圖2所示。
第二個中斷輸出是引腳STANDBY INTERRUPT(漏極開路，低電平有效)，只要片內RAM中設置的時間與計數器比較吻合，并此中斷已經允許(往地址16H的D0位寫“1”允許，寫“0”禁止)，即可產生該中斷。
2.4 省電工作模式
POWER DONW輸入引腳實際上是第二個片選信號。它可使所有輸入輸出失效而只留STANDBY中斷，當引腳POWER DOWN輸入低電平時，儀器將不響應任何片外信號，它會保存時間值并打開STANDBY中斷(必須在輸入低電平前編程好)。在VDD切換到備用電源或省電模式前，引腳POWER DOWN應維持最少1μs的低電平，而且在切換VDD和POWER DOWN引腳狀態時，所有輸入腳的電平均應處在有效范圍內(VSS－0.3V～VDD＋0.3V)。
2.5 計數器、RAM的復位和啟動命令
往地址12H和13H寫入FFH可以分別復位計數器和片內RAM，而啟動命令(針對地址15H的一個寫脈沖)將會復位1/1000秒、1/100秒、1/10秒、秒、10秒計數器，此命令用來對時鐘精密啟動，當該命令執行時，如果秒計數器值大于59，則分計數器立刻加1，否則分計數器值不受影響。
2.6 狀態位
地址14H的D0位是一個狀態位，每當讀取計數器的值時發生計數翻轉，狀態位就會被置“1”，如果狀態位置“1”，則計數值應該重讀。所以在每次讀計數器值時都應緊跟讀一次狀態位，而且該讀取命令會使狀態位復位。
2.7測試模式
片選線和寫控制線保持低電平并且地址維持在1FH時就進入測試模式，在該模式中，十毫秒計數器的時鐘輸入直接連接到32.768kHz，這樣可使計數器用比正常運行時更高的頻率計數，以達到產品調試的目的。
3. 典型應用
圖3為MM58167B的應用電路，需要說明的是，MM58167B的9腳和10腳之間應用地線隔開，以避免晶振的工作受地址線的干擾。
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