基于FPGA的通信接口模塊的設計

　　2．3 狀態(tài)數據處理邏輯

　　由于各個前端受控模塊下行數據量較少、數據間時間間隔較大，而FPGA內部數據處理速度遠快于外部接口，因此不存在某一受控模塊始終占據總線的情況。這樣不需要考慮按照請求到來時間順序進行處理請求，而是狀態(tài)數據處理邏輯接到受控模塊接口的總線請求后，按照固定的優(yōu)先級處理。

　　2．4 三線制同步串行口

　　三線制同步串行接口的邏輯結構如圖6所示。三線制同步串行口接收模塊可分為數據接收和數據接收緩存兩部分。數據接收部分由移位寄存器組成。移位寄存器受接收的時鐘信號控制，實現串并轉換，數據接收完成后，直接輸出到數據接收緩存。數據接收緩存設置2級異步FIFO，實現跨時鐘域變換。當緩存中有數據時，向狀態(tài)信息處理模塊發(fā)出請求，等待讀出數據。

三線制同步串行口發(fā)送模塊同樣可分為兩部分：數據發(fā)送緩存和數據發(fā)送。數據發(fā)送部分主要是由移位寄存器、移位計數器組成。根據不同的數據長度設置不同長度的移位寄存器，實現數據的并行輸入和串行移出。移位計數器控制數據移出的個數，同時控制時鐘信號和幀同步信號的產生。數據緩存部分根據傳輸數據的不同而不同。對于周期性控制命令設置一級緩存，當新數據來時緩存被新數據覆蓋。對于非周期控制命令設置4級FIFO，由于非周期控制命令較少，4級緩存已經足夠。數據緩存部分優(yōu)先發(fā)送非周期控制命令。