基于FPGA的通信接口模塊的設計

　　2．3 狀態(tài)數(shù)據(jù)處理邏輯

　　由于各個前端受控模塊下行數(shù)據(jù)量較少、數(shù)據(jù)間時間間隔較大，而FPGA內(nèi)部數(shù)據(jù)處理速度遠快于外部接口，因此不存在某一受控模塊始終占據(jù)總線的情況。這樣不需要考慮按照請求到來時間順序進行處理請求，而是狀態(tài)數(shù)據(jù)處理邏輯接到受控模塊接口的總線請求后，按照固定的優(yōu)先級處理。

　　2．4 三線制同步串行口

　　三線制同步串行接口的邏輯結構如圖6所示。三線制同步串行口接收模塊可分為數(shù)據(jù)接收和數(shù)據(jù)接收緩存兩部分。數(shù)據(jù)接收部分由移位寄存器組成。移位寄存器受接收的時鐘信號控制，實現(xiàn)串并轉換，數(shù)據(jù)接收完成后，直接輸出到數(shù)據(jù)接收緩存。數(shù)據(jù)接收緩存設置2級異步FIFO，實現(xiàn)跨時鐘域變換。當緩存中有數(shù)據(jù)時，向狀態(tài)信息處理模塊發(fā)出請求，等待讀出數(shù)據(jù)。

三線制同步串行口發(fā)送模塊同樣可分為兩部分：數(shù)據(jù)發(fā)送緩存和數(shù)據(jù)發(fā)送。數(shù)據(jù)發(fā)送部分主要是由移位寄存器、移位計數(shù)器組成。根據(jù)不同的數(shù)據(jù)長度設置不同長度的移位寄存器，實現(xiàn)數(shù)據(jù)的并行輸入和串行移出。移位計數(shù)器控制數(shù)據(jù)移出的個數(shù)，同時控制時鐘信號和幀同步信號的產(chǎn)生。數(shù)據(jù)緩存部分根據(jù)傳輸數(shù)據(jù)的不同而不同。對于周期性控制命令設置一級緩存，當新數(shù)據(jù)來時緩存被新數(shù)據(jù)覆蓋。對于非周期控制命令設置4級FIFO，由于非周期控制命令較少，4級緩存已經(jīng)足夠。數(shù)據(jù)緩存部分優(yōu)先發(fā)送非周期控制命令。