基于DSP、DDS和ARM的雷達中頻信號模擬器設計與實現

三片AD9852的控制時序信號由EPLD產生。本設計采用ALTERRA公司生產的可編程邏輯器件EPM7128AETC100，對TMS320C6416的高位地址信號、數據信號和控制信號編碼，產生三片AD9852全局復位、讀/寫使能、頻率或相位切換等控制信號。

寫入AD9852的數據先存入I/O緩存器，在I/O更新信號到來時寫入相應的寄存器改變AD9852的工作狀態。本設計中，I/O更新信號既可以由DSP寫完控制字后產生，也可由EPLD將系統時鐘分頻定時產生，兩種方式的選擇以及分頻倍數的控制同樣由EPLD對TMS320C6416的信號編碼實現。

2．3．2 時鐘設計

DDS輸出的信號的頻譜特性在很大程度上取決于參考時鐘的頻譜特性，參考時鐘的一些主要特性如相位噪聲、時鐘抖動以及頻率穩定度都直接地反映在DDS的輸出信號上。DDS的時鐘電路能否設計達到高穩定、低噪聲、精確同步直接影響本系統性能的優劣。AD9852的參考時鐘可以采用單端輸入或差分輸入，由于差分信號可能有效抑制共模噪聲和電磁能量外泄，根據AD9852對峰峰值的要求(>400mV)，本設計采用差分LVPECL邏輯。

本模塊采用40MHz的晶振，經緩沖器CY2305輸出三路同步時鐘，如圖3所示。其中一路接SH853501，將一路LVCMOS時鐘變成三路差分LVPECL時鐘后，分別傳送給三片AD9852，經片上鎖相環倍頻形成DDS的系統時鐘；一路給時序控制模塊EPLD，將時鐘信號分頻后產生三片AD9852的I/O更新時鐘；另一路作為同步時鐘供給信號處理機。

2．4 通信模塊

雷達模擬器與CP機間采用USB通信協議，由S3C44B0X控制USB接口器件ISP1581實現。DSP可以通過控制EPLD給信號處理機發送目標角度信息，也可以利用多通道緩沖串口向處理機傳送目標信息。本系統提供了衰減控制接口，由DSP產生相應的衰減控制字，傳給鎖存器SN75LVC574，控制處理機上的數控衰減器。

3 相參脈沖雷達動目標信號的模擬

本系統中的三片DDS以及控制刷新和工作時序的EPLD采用同一個時鐘源，并向信號處理機提供同步時鐘輸出，因此應用本系統可設計中頻相參雷達信號的模擬。