基于FPGA的高速數據采集系統的設計方案

　　用VHDL語言來實現狀態機，其原程序：

　　然后在Quartus Ⅱ 中進行仿真，仿真如圖2所示：

　　4.2.2 FIFO模塊設計

　　利用FPGA中的EAB/ESB等嵌入式模塊構成的LPM宏功能模塊來生成LPM_FIFO.其編輯定制方法：

　　（1）進入QuartusⅡ，選擇菜單File->TOOL->Megawizard Plug-In Manager,選擇Create a new custom megafunctionvariation,選擇FIFO.

　　（2）選擇FIFO數據位寬度為12,深度為512.

　?。?）選擇FIFO的端口：12位數據輸入輸出端口data[120]和q[120];對clock同步的數據寫入和讀出請求wrreq和rdreq;異步清零aclr;存儲數據溢出信號full.

　　5.結論

　　本文完成高速、多通道的數據采集系統的FPGA設計。利用VHDL語言對FPGA進行設計，并在QuartusⅡ中進行系統仿真和驗證。

　　由FPGA在線編程的特點，可以依據現場的具體情況，對FPGA的內部配置進行修改，進一步增加了系統應用的靈活性，因此該系統是一種比較理想的實時高速數據采集方案