Cortex - M3與Cortex - M4對比

1).32位乘法累加（MAC）

32位乘法累加（MAC）包括新的指令集和針對Cortex-M4硬件執行單元的優化它是能夠在單周期內完成一個32×32+64->64的操作或兩個16×16的操作。如下表列出了這個單元的計算能力。

2).SIMD

Cortex-M4支持SIMD指令集，這在上一代的Cortex-M系列是不可用的。上述表中的指令，有的屬于SIMD指令。與硬件乘法器一起工作（MAC），使所有這些指令都能在單個周期內執行。受益于SIMD指令的支持，Cortex-M4處理器是能在單周期完成高達32×32+64->64的運算，為其他任務釋放處理器的帶寬，而不是被乘法和加法消耗運算資源?？紤]以下復雜的算術運算，其中兩個16×16乘法加上一個32位加法，被編譯成由一個單一指令執行：SUM=SUM+（A*C）+（B*D）

3).FPU

FPU是Cortex-M4浮點運算的可選單元。因此它是一個專用于浮點任務的單元。這個單元通過硬件提升性能，能處理單精度浮點運算，并與IEEE754標準兼容。這完成了ARMv7-M架構單精度變量的浮點擴展。FPU擴展了寄存器的程序模型與包含32個單精度寄存器的寄存器文件。這些可以被看作是：

• 16個64位雙字寄存器，D0-D15
• 32個32位單字寄存器，S0-S31該FPU提供了三種模式運作，以適應各種應用
• 全兼容模式（在全兼容模式，FPU處理所有的操作都遵循IEEE754的硬件標準）
• Flush-to-zero沖洗到零模式（設置FZ位浮點狀態和控制寄存器FPSCR[24]到flush-to-zero模式。在此模式下，FPU在運算中將所有不正常的輸入操作數的算術CDP操作當做0.除了當從零操作數的結果是合適的情況。VABS，VNEG，VMOV不會被當做算術CDP的運算，而且不受flush-to-zero模式影響。結果是微小的，就像在IEEE754標準的描述的那樣，在目標精度增加的幅度小于四舍五入后最低正常值，被零取代。IDC的標志位，FPSCR[7]，表示當輸入Flush時變化。UFC標志位，FPSCR[3]，表示當Flush結束時變化）
• 默認的NaN模式（DN位的設置，FPSCR[25]，會進入NaN的默認模式。在這種模式下，如對任何算術數據處理操作的結果，涉及一個輸入NaN，或產生一個NaN結果，會返回默認的NaN。僅當VABS，VNEG，VMOV運算時，分數位增加保持。所有其他的CDP運算會忽略所有輸入NaN的小數位的信息）

下表顯示的是FPU指令集

3.debug調試

與Cortex-M3的相同，Cortex-M4的設備是通過標準JTAG或串行線調試連接器調試。要連接到主機的接口，一個簡單，標準化外部連接器是必要的。