牛人的FPGA設計經驗分享

　　命名風格：

　　1不要用關鍵字做信號名;
　　2不要在中用VERILOG關鍵字做信號名;
　　3命名信號用含義;
　　4命名I/O口用盡量短的名字;
　　5不要把信號用高和低的情況混合命名;
　　6信號的第一個字母必須是A-Z是一個規則;
　　7使模塊名、實例名和文件名相同;

　　編碼風格：記住，一個好的代碼是其他人可以很容易閱讀和理解的。

　　1盡可能多的增加說明語句;
　　2在一個設計中固定編碼格式和統一所有的模塊，根從項目領導者定義的格式;
　　3把全部設計分成適合數量的不同的模塊或實體;
　　4在一個always/process中的所有信號必須相關;
　　5不要用關鍵字或一些經常被用來安全綜合的語法;
　　6不要用復雜邏輯;
　　7在一個if語句中的所有條件必須相關;

　　設計風格

　　1強烈建議用同步設計;
　　2在設計時總是記住時序問題;
　　3在一個設計開始就要考慮到地電平或高電平復位、同步或異步復位、上升沿或下降沿觸發等問題，在所有模塊中都要遵守它;
　　4在不同的情況下用if和case;
　　5在鎖存一個信號或總線時要小心;
　　6確信所有寄存器的輸出信號能夠被復位/置位;
　　7永遠不要再寫入之前讀取任何內部存儲器(如SRAM)
　　8從一個時鐘到另一個不同的時鐘傳輸數據時用數據緩沖，他工作像一個雙時鐘FIFO;
　　9在VHDL中二維數組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合;
　　10遵守register-in register-out規則;
　　11像synopsys的DC的綜合工具是非常穩定的，任何bugs都不會從綜合工具中產生;
　　12確保FPGA版本與ASIC的版本盡可能的相似，特別是SRAM類型，若版本一致是最理想的;
　　13在嵌入式存儲器中使用BIST;
　　14虛單元和一些修正電路是必需的;
　　15一些簡單的測試電路也是需要的，經常在一個芯片中有許多測試模塊;
　　16除非低功耗不要用門控時鐘;
　　17不要依靠腳本來保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器);
　　18如果時間充裕，通過時鐘做一個多鎖存器來取代用MUX;
　　19不要用內部tri-state， ASIC需要總線保持器來處理內部tri-state;
　　20在top level中作pad insertion;
　　21選擇pad時要小心(如上拉能力，施密特觸發器，5伏耐壓等);
　　22小心由時鐘偏差引起的問題;
　　23不要試著產生半周期信號;
　　24如果有很多函數要修正，請一個一個地作，修正一個函數檢查一個函數;
　　25在一個計算等式中排列每個信號的位數是一個好習慣，即使綜合工具能做;
　　26不要使用HDL提供的除法器;
　　27削減不必要的時鐘。它會在設計和布局中引起很多麻煩，大多數FPGA有1-4個專門的時鐘通道;

　　以上是大家在設計中最好遵守的要點，它可以使你的設計更好。