8bit 800Msps高速采樣保持電路的設計

　　0 引言

　　隨著數字技術的突飛猛進，越來越多的電路系統將A／D轉換器作為一個子模塊集成到系統內部。例如在便攜式數據傳輸、數字視頻和圖像處理等應用系統中，8~12 bit分辨率的嵌入式A／D轉換器就是這些系統中一個非常重要的組成部分，采樣保持電路(SH)是數據采集系統。而A／D轉換器是最重要的組成部分之一，其性能直接決定著整個A／D轉換器的性能。隨著無線通信的迅速發展，要求數據的傳輸越來越快，復雜度不斷提高的調制系統和電路使A／D轉換器的采樣頻率逐漸接近射頻的數量級。在這樣高速的要求下，SH的作用就顯得更加的重要，因為它可以消除A／D轉換器前端采樣級的大部分動態錯誤。

　　本文介紹了一種基于SiGe BiCMOS、開環全差分結構的SH。采樣速率可以達到800 Msps，采樣精度可以達到8 bit，能夠適應無線通信領域的要求。

　　1 電路設計

　　1．1 電路總體結構

　　SiGe BiCMOS工藝具有高速、低功耗、低成本、高集成度的優勢，能夠很好地滿足本設計對SH設計指標的要求，故設計工藝選定為SiGeBiCMOS。

　　采樣速率和精度要求的不同，決定了采樣電路拓撲結構。盡管閉環結構的SH可以取得很高的精度，但是這種拓撲結構的SH頻率響應較差。開環結構的SH常用在高頻，為了達到較高的采樣速率，應選擇開環結構。開環結構的SH通常由一個輸入緩沖器(IB)，一個帶有采樣電容的開關和輸出緩沖器(OB)組成。

　　考慮SH的采樣精度為8 bit，采樣速率為800Msps性能指標的要求，差分結構能保證很好的噪聲性能，最終選擇了如圖1所示的全差分開環結構，其中包括輸入緩沖器、采樣開關、采樣電容和輸出緩沖器。采樣開關采用開關射極跟隨器(SEF)結構，輸入緩沖器提供反向隔離減少輸入端的開關噪聲，輸出緩沖器用來驅動ADC。由于電路是全差分結構，電路完全對稱，為了更清楚地說明問題，圖2僅給出了單端電路，即整體電路的一半。將兩幅圖2對稱地接成全差分結構即是本設計的最終電路。

　　1．2 電路分析

　　1．2．1 輸入緩沖器

　　輸入緩沖器的主要目的是將信號源與采樣部分分離，該電路的輸入電容一般都比較大。輸入緩沖器不能引入失真，且必須有一定的速度。理想的輸入緩沖器應當具有大帶寬、低噪聲、高線性度和單位增益等特點。圖2中的Q3、Q4、Q5的結構在采樣時鐘的控制下能夠實現很好的隔離效果；Q1實現電壓提升的作用。

　　1．2．2 SEF采樣開關

　　本設計中使用的開關是開關射極跟隨器，SEF既可以在高速度下運行，又可以保持很好的線性度。

　　在圖2中，Q6、Q7、QS、I5是開關的主要部分。采樣模式時，S相對于H是高電位，開關導通，I5流過QS和Q7。保持模式時，H相對于S是高電位，開關關斷，I5經過Q6，此時QS的基極電位被拉得很低，所以關斷。

　　諧波直接關系到電路的采樣精度。整個電路是全差分結構，所以只考慮奇次諧波，其中三次諧波是最大的諧波，直接決定SFDR(無雜波動態范圍)，從而決定采樣精度，采樣精度的近似計算公式如式(1)。ENOB表示有效位

　　開關部分對電路的三次諧波影響最大，三次諧波的計算公式為

　　式中：VT是熱電壓；I5是圖2中開關的電流；A是輸入信號的幅度；ic=2πAfinC5，fin是輸入信號的頻率。

　　從式(2)中可以看出，要減小三次諧波就要選擇較大的I5、較小的A、fin和CS。但是選擇較大的I5會增加功耗，引入更大的噪聲；較小的A、fin會減小輸入信號的可用范圍，限制采樣頻率(特別是在每周期相干采樣2個點的最嚴酷情況下)；較小的Cs會增加噪聲(kT/C)。所以要獲得良好的電路性能就要折中考慮這些因素，同時還要考慮本文隨后介紹的其他影響。本設計中VT=26 mV，A=1 V，fin=387．5 MHz，Cs=450fF，I5=1．46 mA，得HD3≈-54．6 dB，可見理論值與一52．8 dB的實際值比較接近，電路性能可以滿足要求。

　　圖2中PM2、Qclp是一種電壓穩定結構，將在后面介紹。Rs是為了改善輸出電壓的振鈴減小建立時間而加入的一個小電阻。

　　1．2．3 輸出緩沖器

　　在圖2中，以QOUT形成的射極跟隨器是輸出緩沖器的主體部分，用Q8、Q9、Q10組成單位增益放大器。因為目前的器件都會有漏電流，所以在輸出緩沖器前有漏電流的存在，在保持模式時存儲在采樣電容CS上的信號電壓不恒定。假設保持模式的持續時間為T、保持模式開始時CS上的電壓為VCs(0)、保持模式結束時Cs上的電壓為VCs(T)，則有

　　式中：ileak為漏電流；Rp為輸出緩沖器的輸入阻抗。

　　漏電流的存在會產生偏移誤差和增益誤差，如果漏電流是輸入的非線性函數，將產生失真。但是因為使用了射極跟隨器，所以Rp=rb+βrce，式中β是Vce的非線性函數，所以由下垂率導致的誤差表現為輸入電壓的非線性函數，也就是說產生了諧波。為了抑制這種諧波，用Q8、Q9、Q10組成單位增益放大器以增大輸入電阻Rp，減小漏電流。

　　1．2．4 保持模式饋通(HMF)的改善

　　在保持模式下，由于信號通路上晶體管存互寄生電容(圖2中Cbe，Qs)，輸入信號與保持在采樣電容上的信號之間并非百分之百的隔離，導致被保持在采樣電容Cs上的信號受到輸入信號影響，而存在失真。在保持模式下，由于電容Cbe，Qs和Cs非線性的分壓作用，一小部分的信號出現在輸出端上。因此

　　式中Av是晶體管Qclp的增益，近似等于1。

　　HMF是本設計中影響最大的誤差，對噪聲和諧波都有影響。應當減小饋通的影響，饋通可以通過增大采樣電容Cs來減少，但是這種方法會增加功率耗散，因為必須增加電流來驅動更大的采樣電容Cs。因此，采用了圖2中PM2、Qclp組成的電壓穩定結構，把采樣電容Cs保持的信號直接復制到A點，即用Cs保持的信號本身來穩定A點的電壓。其中PM2起電壓提升作用，用以抵消信號在Qclp發射結上的電壓下降。這一結構能夠消除Cbe，Qs和Cs非線性的分壓作用，非常有效地改善了噪聲和諧波的性能。

　　2 版圖設計

　　整個采保電路的版圖采用標準0．35μm兩層多晶三層鋁布線BiCMOS工藝進行設計。采保電路的采樣速率達到800 Msps，版圖中引入的寄生電容和電阻的引入對電路性能影響很大，給版圖設計提出了很高的要求。因此，版圖設計中應重點解決信號間的串擾、時鐘信號對模擬信號的干擾、各種元件的匹配以及連線延遲等對采樣保持電路性能產生影響的關鍵問題。最終版圖如圖3所示。

　　3 仿真結果

　　本設計采用BiCMOS工藝，提供了0．35μm的CMOS和46 GHz fT的SiGe HBT。用Cadence Spectre仿真，電源電壓為3．3 V，功耗為44 mW。為了減小基座誤差，采用兩相非重疊時鐘，時鐘擺幅為400 mV，如圖4所示。

　　圖5是在相干采樣、每周期只采樣2個點的最嚴酷情況下的采樣包絡圖，輸入信號幅度為1 Vpp，輸入頻率為387．5 MHz，采樣頻率為800 MHz。此時仿真法得出的SFDR為一52．8 dB，如圖6所示。THD為一50．4 dB。

　　4 結語

　　設計了一種基于BiCMOS工藝的高速采樣保持電路，該工藝提供了O．35μm的CMOS和46 GHz fT的SiGe HBT。電路中使用了差分開關射極跟隨器，使電路結構較為簡單并且可以用于中精度、高速ADC。在Cadence Spectre環境下進行仿真，當輸入信號為387．5 MHz，1 Vpp的正弦波，采樣速率為800Msps時，該采樣保持電路的SFDR達到一52．8 dB，THD達到一50．4 dB，對應于8 bit的分辨率；在3．3 V電源電壓下的功耗為44 mW。