超高速頻率合成器方案的設計與實現

該頻率合成器由晶體振蕩器、DDS、放大器、三倍頻器、帶通濾波器和控制電路等組成。根據設計要求，在方案中合理選擇DDS輸出頻率和倍頻濾波次數相當重要。選擇正確的DDS輸出頻率，可以使DDS本身輸出信號雜散最小。合理的倍頻次數可以降低對濾波器的要求，將有利于減小輸出信號雜散。因此在設計中采用了DDS輸出頻率為30.3~36.0 μHz，在這個頻段上，其輸出信號雜散相對較小。然后分2次倍頻，每個倍頻器倍頻次數為3次。圖4中放大器的作用是增加DDS輸出信號幅度，提高倍頻器的效率。控制電路對DDS并口進行編程控制，向DDS頻率調節字寄存器寫入頻率調節字K來更新輸出頻率。在實際電路中，使用三個五階帶通濾波器來抑制帶外雜散。頻率合成器輸出信號為

式中

圖4 超高速跳頻頻率合成器電路框圖

超高速跳頻頻率合成器的設計

2.1 DDS編程控制與頻率轉換
頻率合成器的跳頻速率是105 跳/s，平均每一跳的時長T為10 μs，它由頻率穩定時間T1和頻率駐留時間T2兩部分時間組成。在T1時間內完成本次頻率的跳變，在T2時間內完成下一跳的頻率調節字寄存器的數據的寫入。頻率跳變示意圖如圖5所示。

圖5 頻率跳變示意圖
控制電路用ADSP-2188N對DDS并行編程控制，完成頻率調節字的一個字節寫入時長為12.5 ns。在上一個頻率駐留時間T2內，對DDS進行六個字節的頻率調節字的寫入(75 ns)。在T1時間內，向DDS送頻率更新脈沖。在頻率更新脈沖上升沿觸發，DDS根據控制寄存器和頻率調節寄存器的設置更新輸出。經實驗測試得到頻率切換在大約600 ns內完成。
2.2 DDS輸出雜波分析
為了保證頻率合成器輸出頻譜純度，該方案實現的難點在于DDS的輸出頻帶選擇和倍頻方式的選擇。經過反復實驗，最終選擇DDS的輸出頻率為30.3~36.0 MHz，其頻帶內雜散抑制度接近80 dBc。如圖6所示，經過九倍頻后，雖然輸出信號雜散電平有所惡化，但在頻率合成器的50 MHz頻帶內，雜散抑制度仍然大于60 dBc。在頻帶外，由倍頻產生的諧波，其抑制度也大于50 dBc。
2.3 相噪分析
DDS輸出的相位噪聲主要取決于系統時鐘fc和DDS器件固有的相位噪聲。由于提供系統時鐘的信號源的相位噪聲低于DDS的相位噪聲，因此DDS輸出的相位噪聲主要取決于DDS器件固有的相位噪聲。DDS輸出經過N次倍頻后，相位噪聲惡化了20logN dB。
DDS的固有相位噪聲在偏離載波1 kHz處為?140 dBc/Hz，經過9次倍頻后相位噪聲惡化19 dB，因此理論上頻率合成器輸出信號的相位噪聲在1 kHz處可達?121 dBc/Hz。
2.4 實現指標
超高速跳頻頻率合成器實物圖如圖7所示。該頻率合成器達到的指標如下：
1) 輸出頻率： 272.7~324.0 MHz；
2) 輸出帶寬： 51.3 MHz；
3) 頻率切換時間：約600 ns；

4) 跳頻間隔： 200 kHz；
5) 帶內雜波抑制：＞60 dBc；
6) 帶外雜波抑制：＞50 dBc；
7) 輸出功率： ?5 dBm；
8) 相位噪聲(偏離載波1 kHz)：?110 dBc/Hz。

圖6 頻率合成器輸出頻譜圖 圖7 超高速跳頻頻率合成器實物圖

目前頻率合成技術主要有直接頻率綜合、鎖相環頻率綜合、直接數字頻率綜合三種形式。由于PLL方式的頻率合成器的頻率跳變速率依賴于PLL的窄帶跟蹤時間(至少幾十微秒)，速度太慢。而DDS方式的輸出帶寬又有限，因此在設計高速跳頻頻率合成器時，這兩種方式均不能滿足技術要求。但是，采用DDS+DS方式，可以滿足超高速、多頻點和寬頻帶的需要，其實現的難點是如何提高合成器輸出頻譜純度。在實際電路板制作中，DDS的良好接地和合理布線非常有助于系統設計的實現。